完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
用的很简单的verilog 程序,步骤都是按照教程来的,但是仿真结果输入总是高阻态,试了很多不同的程序都是同样的问题
module xor_2(y,a,b ); output y; input a; input b; assign y=a^b; endmodule testbench: initial begin // Initialize Inputs a = 0; b = 0; // Wait 100 ns for global reset to finish #100; // Add stimulus here #10 (a,b)=2'b01; #10 (a,b)=2'b10; #10 (a,b)=2'b11; #10 $stop; end |
|
相关推荐
3个回答
|
|
试了很多其他的程序还是同样的问题,希望能帮忙解答一下
|
|
|
|
仿真方法的问题!顶层一定是TB,而功能模块单独编写并要在TB里例化(别说你不知道模块化、层次化设计),简单测试的话就将各种激励写在TB里(也就是在顶层实现),复杂的激励也可以模块化设计并在TB中例化使用。需要注意的是被测试模块输入输出口在TB中的类型,一般在TB内被测试模块的输入信号为reg类型(如clock时钟),模块的输出(可与其他模块输入相连的信号)定义为wire类型,比较特殊的是双向口仿真,需要在TB内定义并实现一组reg信号作为双向口输入信号,另外还要在TB内定义一组wire信号作为双向口的输出信号,上述在TB内定义并实现的端口变量在模块例化时与模块关联。你找些TB的编写资料看看,对初学者来说抽象了点,但值得啃一啃!
|
|
|
|
我刚开始学这个,所以很多问题~~看了你的回复很有启发性,那我找找tb编写看看,谢谢你能回复这么多~~~我刚把tb改了下出来正确的结果了~感谢 |
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-5-5 18:27 , Processed in 0.622240 second(s), Total 72, Slave 53 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号