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嗨，我在virtex 4和5中有关于iserdes的几个问题，我花了几个小时搜索并且没有任何线索：
1.当两个ISERDES配置为主从设备以对具有宽度扩展的数据流进行反序列化时，p输入应该连接到主设备的D输入和n的输入连接到从设备。 但是，在执行此操作时，ISERDES中没有选项来设置IBUFDS DIFF_TERM属性，因此我不知道如何控制终端电阻的存在。 我是否应该使用IBUFDS原语，即使它的单端输出未连接（因为它是我用于主从ISERDES的两个输入）？ 2.在Virtex 4系列概述中，在描述SelectiO规范时，它指出：“600 Mb / s HSTL和SSTL（在所有单端I / O上），1 Gb / s LVDS（在所有差分I / O上） 对）”。 但是，我无法在数据表 - 直流和交换特性中找到这些限制的用户指南。 显然，从用户指南中，ISERDES中的最大速率由两倍（DDR）FPGA的最大输入时钟=> 500 MHz确定为-12等级。 但从ISERDES的角度来看，我认为没有理由认为单端输入会更慢。 在数据表中，IOB pad输入切换特性，有一个不同标准输入延迟的列表，但我没有看到这些数字与系列概述中600 MB / s之间的明确关系。 此外，在数据表中，在-11级fpga中为SPI-4.2提供1Gbps，但此等级的最大全局时钟缓冲器频率为450MHz，因此我无法看到如何使用这些fpga来反序列化比900Mbps更快的速度 。 总之，对于不同标准的ISERDES和最高费率，我有点失落。 你能请求我提供一些指导吗？ 如果我尝试以高于600 Mb / s的速率对单端输入进行消毒，会发生什么？ 我是否收到损坏的数据？ 我怎么知道我的FPGA的最佳安全速率是什么（恰好是-10级而不是-12级，所以我认为比600Mbps差，但我不知道多少）。 提前致谢， ÁlvaroNavarro 
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4个回答
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你的描述听起来完全错了。
您的差异输入应该转到IBUFDS，然后驱动主ISERDES。 主设备和从设备通过SHIFTOUT和SHIFTIN端子连接。 我建议您查看用户指南和XAPP855以获取指导。 2.您可以接收序列化数据的最大速率取决于许多内容，包括抖动和信号完整性。 给一个号码很难。 我建议XAPP855和XAPP707可能会有所帮助。 巴里 在原帖中查看解决方案 |
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你的描述听起来完全错了。
您的差异输入应该转到IBUFDS，然后驱动主ISERDES。 主设备和从设备通过SHIFTOUT和SHIFTIN端子连接。 我建议您查看用户指南和XAPP855以获取指导。 2.您可以接收序列化数据的最大速率取决于许多内容，包括抖动和信号完整性。 给一个号码很难。 我建议XAPP855和XAPP707可能会有所帮助。 巴里 |
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巴里，非常感谢你的回答。
关于宽度扩展配置，我误导了用户指南中的段落说“如果输入是差分的，主ISERDES必须位于差分输入对的正极侧”，所以我将每个差分端子连接到其中一个差分输入端。 ISERDES的D输入（除了连接shif终端之外），它是在FPGA中合成，实现和正常工作的。 但是现在我看到该段后面的图纸，我认为它应该像你说的那样完成。 我将看看那些应用笔记。 从你说的我理解，我实际上可以编译并运行一个设计，我以1Gbps的速度对单端数据进行反序列化，但它不可能正确地获取我的数据，对不对？ 谢谢你的时间。 消息由alvaro.navarro于03-22-2010 08:57 AM编辑 |
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关于反序列化1Gbps数据，如果您在XAPP855中使用对齐技术，则可能会成功。
使用Virtex5（-2速度），我正在反序列化800Mbps，并且我有很多余量。 但我也有相当短的差分走线长度（ |
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只有小组成员才能发言，加入小组>>
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