[问答]

如何利用Virtex-6设计适用于一个ISERDES实例？

问答对人有帮助，内容完整，我也想知道答案 0 我有一个Virtex-6设计适用于一个ISERDES实例，1：4多路分解，DDR 375 MHz输入，187.5 MHz输出。当我以更快的速度调整时，Icascded为两个ISERDES进行1：8解复用，用于700 MHz DDRin，175 MHz outi最终得到map和place错误.Attached是我的代码，后面是错误消息。我试图消除ISERDES级联作为这些错误的来源，因为时钟速率是唯一改变的东西。我是否正确设置了它？我按照Virtex-6用户指南进行了验证，并使用XAPP855进行了验证。是否有一个编码示例似乎是一个简单的级联两个iserdes的任务？谢谢，海蒂 help.txt 6 KB 0
2020-6-8 17:04:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报孙沛池相关推荐 • Virtex-6 FPGA主要特性有哪些？ 1406 • Virtex-6有专用的clkout（PLL输出）引脚吗？ 1951 • 何时估计Virtex-6 HTX开发套件何时可用 1270 • Virtex-6的隔离设计流程是怎样 1728 • 对于Virtex-6和用于FPGA的新7个系列没有任何类型或硬处理器是为什么？ 1438 • 分享一种Virtex－6 FPGA光传输网络评估方案 1345 • SRCC，VIRTEX-6的MRCC可以计时的频率是？ 3212 • virtex-6 FPGA的存储条件是什么 1037 • 求Virtex-6的最低抖动时钟转发方法？ 788 • 针对virtex-6有多少Pinout微光泽？ 837 2个回答

答案对人有帮助，有参考价值 0 我认为您遇到的问题是您将输入（.D）放到主设备和从设备上。它应该只发给主站。我认为从站上的数据引脚也不正确。根据IO向导，它应该是Q3和Q4。（我需要仔细检查这部分）通常，设置它的一个简单方法是使用coregen中的IO向导。干杯，罗伊 -------------------------------------------------- --------------------------不要忘记回复，不要接受作为解决方案----------- -------------------------------------------------- ---------------

2020-6-8 17:14:03 评论举报李咏琪

答案对人有帮助，有参考价值 0 谢谢，罗伊！我删除了从机的D输入，并将从机Q位移到3和4.现在它可以正常工作！我正在寻找旁边的向导，大大简化了我的顶级模块verilog包装器。编码的级联的iserdes示例被附加以供将来参考。海蒂 cascadeSuccess.txt 3 KB

2020-6-8 17:29:24 评论举报郑婷婷