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489240

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他的提问 0 他的回答 33 去回答

回答了问题 2014-12-18 23:48

求救，FPGA内部不支持3态，怎么解决多驱动问题啊？？

gg_jingmeng
338888 338888

比如一条总线双向数据口 bus_d[15:0]接入FPGA，FPGA内部有2个模块要挂在这条总线上，模块1的数据输出bus_1[15:0]和模块片选cs1，模块2的数据输出bus_2[15:0]和模块片选cs2。那么bus_d的双向控制该如下： assign bus ...
回答了问题 2014-12-18 23:40

简单信号产生求大神帮忙衷心感谢！！！

xiekaboy
福建师范大学

FPGA接DA芯片，或者是自己做的DA电路，可以做到，最简单的就是查表，把这些值用matlab生成，然后灌入到FPGA的模拟ROM核中，要用的时候，逻辑自动去查表，找值来输出到DA。。。 ...
回答了问题 2014-12-18 23:37

verilog 检测上升沿和下降沿的一种方法

番茄番茄

你的比较方法不对，这种边沿检测法，用的是时序电路，最小时间当然是1个时钟周期，你说的5ns，估计是组合逻辑的延时吧，这是不能比较的。比如 always @(posedge mcu_sig_3 or negedge rst_n) begin if(!rst_n) ...
回答了问题 2014-12-18 23:22

FPGA中实现PID算法

宋致正
硬件开发工程师

小数点，是你先要规定的，比如一个32bit的数据，你可以规定有多少bit是整数，多少bit是小数。运算的时候，先把该32bit的数乘以2的小数位数次方，全部搞成整数，整数算完活，自己再做缩小处理，或者是把其它量也一起 ...
回答了问题 2014-12-18 23:19

求助：一个简单的verilog程序，有点小问题~

xiaohuixiao
学生

always (negedge clk_50m or negedge rst_n) begin ...... else if(count7 == 600030) clear = 1; else clear = 0; ...... end always (negedge clk_50m or negedge rst_n) begin ...... else if( ...
回答了问题 2014-12-18 23:15

求助：一个简单的verilog程序，有点小问题~

xiaohuixiao
学生

给你的建议，如果把always当做时序电路用，请别用自己生成的信号放入always列表，最好只放统一的clk和rst信号，免得出现这些尴尬的bug。其它信号，比如clear，当做使能信号，比如你在第一个列子里，把count7 == 600 ...
回答了问题 2014-12-18 23:11

求助：一个简单的verilog程序，有点小问题~

xiaohuixiao
学生

我给你解释下，为你第一个例子里，count6 会计2次33。 1、看你第一个count7和clear的always敏感列表，时钟采样是negedge，那么在clk_50m的下降沿，如果count7等于600031，将看到clear为1，我们看到确实如此，clear为 ...
回答了问题 2014-12-12 11:02

求救，FPGA内部不支持3态，怎么解决多驱动问题啊？？

gg_jingmeng
338888 338888

老实说，在正规的逻辑设计里，只在顶层做双向处理，其它子模块全部用单向。但是双向总线挂多模块，就是像我这样在顶层处理的。
回答了问题 2014-11-28 23:47

基于FPGA的ccd图像采集，产生了竖条纹

拼命五郎
昆山研究院

我来说个我帮别别人改错的一个例子，现象和你一模一样，ccd的cam经过FPGA送到DSP后，打印出来的也是1列像素1列黑条，比如你的处理器显示的像素是8bit，而你和CPU的通信数据口是16bit，你把采到的像素pix[7:0]用{8‘h ...
回答了问题 2014-11-28 23:10

Verilog 参数传递问题

梦断殇城
合肥工业大学

不推荐这么搞，参数传递，应该在上一级模块完成最合适，怎么跑其它模块里去了，你应该在top模块里修改div_frequency里面的参数，而且别用defparam这么奇葩的定义，一般的parameter就行了，推荐里你定义在模块div_fre ...
回答了问题 2014-11-28 23:02

请问异步复位和同步复位是否可以共存？有什么影响？

hzc191025
nb

只要你一个寄存器别同步复位和异步复位都有，就行了
回答了问题 2014-11-28 22:36

用fpga 与芯片通信，如何提取数据，弄到上位机

我是棋手
学校

串口足够了。。。一般IIC接口的芯片，比如EEPROM，数据量都比较小，速度也慢。
回答了问题 2014-11-28 21:49

FPGA与DSP低温通信数据错误问题

小萃米

我只说，看来做军工确实是市场大趋势。。。。。
回答了问题 2014-11-27 22:27

一个困扰小弟3个月的FPGA难题，希望高手解答，不胜感激

h1654155852.2461
大声的

你说的问题，其实和你的之前的疑惑是一样的，你先要知道你要做的电路，会以寄存器时序逻辑的方式实现，还是以组合逻辑的方式实现，寄存器一定是检测时钟沿前面的状态，而组合逻辑只会跟着电平变化。比如，把你modul ...
回答了问题 2014-11-27 00:14

FPGA与arm接口问题

英雄孤寂

有类似INTEL总线的，是最简单的，比如cs、we、oe、addr、data这些典型信号的，最简单。。。

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