[问答]

Verilog 参数传递问题

4568 Verilog

问答对人有帮助，内容完整，我也想知道答案 0 共三个模块： 1.top模块：module connect ( CLK, RSTn, Output_Led, Mode_Key ); input CLK; input RSTn; input[2:0] Mode_Key; output[2:0] Output_Led; wire CLK_Led; led_w_dir U1 ( .CLK(CLK), .RSTn(RSTn), .Mode_Key(Mode_Key), .Output_Led(Output_Led), .CLK_Led(CLK_Led) ); div_frequency U2 ( .CLK(CLK), .RSTn(RSTn), .Output_CLK(CLK_Led) ); endmodule 2.分频模块 module div_frequency ( CLK, RSTn, Output_CLK ); //////// parameter Width_Div =1; parameter Factor_Div =1; input CLK; input RSTn; output Output_CLK; reg[Width_Div:0] Count; reg Output_CLK; //////// always@(posedge CLK or negedge RSTn) if(!RSTn) begin Count <= 0; Output_CLK <= 0; end else if(Count <= Factor_Div) begin Count <= Count + 1'b1; end else begin Count <=0; Output_CLK <= ~Output_CLK; end endmodule 3.流水灯模块 `include "div_frequency.v" module led_w_dir ( CLK, RSTn, Mode_Key, Output_Led, CLK_Led ); //////////// defparam div_frequency.Width_Div = 23,div_frequency.Factor_Div = 10_000_000; //////////// input CLK; input RSTn; input CLK_Led; input[2:0] Mode_Key; output[2:0] Output_Led; reg[2:0] Output_Led; reg[2:0] Count; /////////////// always@(posedge CLK_Led or negedge RSTn) if(RSTn == 1'b0) begin Output_Led <= 3'b111; Count <= 3'b000; end else if(Mode_Key == 3'b000) begin if(Count <= 3'd2)//3'b2 is illegal begin Count <= Count+1'b1; Output_Led <= {Output_Led[1:0],1'b0}; end else begin Count <= 3'b0; Output_Led <= 3'b001; end end else if(Mode_Key == 3'b111) begin if(Count <= 3'd2) begin Count <= Count+1'b1; Output_Led <= {1'b0,Output_Led[2:1]}; end else begin Count <= 3'b0; Output_Led <= 3'b100; end end endmodule 复制代码主要问题是在defparam这里出了问题无法综合，求高手指教。。。本人新手一枚。Quartus II 12.0 (32-Bit)综合无法通过。 0
2014-10-8 22:55:07　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报梦断殇城相关推荐 • 【verilog每日一练】参数传递 3126 • Verilog中#号的用法请教 9518 • 如何用参数化加法器树编写Verilog 3352 • 如何使用vivado在verilog中传递shell命令 3051 • 函数参数传递总是出错怎么办 1815 • 请问ucos-ii如何向任务传递参数？ 436 • 在C函数中的传递参数过程是怎样实现的 1580 • 如何把函数的传递参数放在外部存储空间？ 2580 • 支持命令行传递的参数吗？ 1404 • ARM系统在函数调用的时候参数是通过哪种方式传递的 1541 1个回答

答案对人有帮助，有参考价值 0 不推荐这么搞，参数传递，应该在上一级模块完成最合适，怎么跑其它模块里去了，你应该在top模块里修改div_frequency里面的参数，而且别用defparam这么奇葩的定义，一般的parameter就行了，推荐里你定义在模块div_frequency的参数列表里，比如 module #( parameter a, patameter b ) div_frequency ( input clk; ........... output wire dat_o ); ........... endmodule

2014-11-28 23:10:53 评论举报 489240