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  • 回答了问题 2015-1-16 23:50

    关于fpga的PID实现中,时钟和流水线的相关问题

    硬件开发工程师
    流水线是为了满足时序环境,避免大位宽高速运算造成输入延迟不同导致运算结果错误。 时钟嘛,这是个普遍的话题了,每个系统设计都要考虑时钟问题。。。 ...
  • 回答了问题 2015-1-16 23:47

    请大神求解啊!!!

    福建师范大学
    可以自己定义一个内部复位模块,产生一个上电延时复位,但前提是这款FPGA上电后状态必须确定,比如寄存器默认全0。复位模块内部做一个计数器,上电开始计数,计满就让这个计数器保持住,然后内部的复位就释放掉 ...
  • 回答了问题 2015-1-16 23:45

    哪位有FPGA方面的外文文献啊

    石家庄铁道大学
    xilinx和altera那么多文档,不知道去看吗。。。。。你不看器件资料,光看那些研究文献有什么用
  • 回答了问题 2015-1-16 23:43

    关于12864和TFT的对比问题

    12864我是用怕了,尼玛要打个点,又是选屏、又是选行,还要选bit,光算法想了几天。。。。 TFT就是底层操作麻烦点,但是到了打点,就很容易,指哪打哪。。。。推荐TFT ...
  • 回答了问题 2015-1-16 23:39

    怎样才能降低FPGA的输出驱动电流

    xilinx的ucf里,有驱动电流约束,一般用不到,具体请自行搜索。。。
  • 回答了问题 2015-1-16 23:18

    求抱大神腿,怎样用verilog写A/D转换控制程序

    NWPU
    AD采集进来,到RAM,从RAM取出,处理或者不处理,送至VGA显示模块。。
  • 回答了问题 2014-12-29 21:44

    源同步的约束该怎么加?

    说个实话,除非你的资源用得非常紧张,在你都很担心的情况下,才加偏移约束,否则即使加上,也起不了多大作用。。。 而且你是在out加偏移约束,源同步一般是不理会发送端的,基本都是在接收端做文章,而接收端主要是 ...
  • 回答了问题 2014-12-22 23:20

    新手求解verilog 中的生成块语句 的意思

    硬件工程师 南京电子厂
    你别把 generate和for、if、case等联合起来,generate就是个独立的生成语句。 比如 generate assign a = b ? c : d; endgenerate 综合出来会是一个mux多选器。 但是,你可以根据各种条件来选择生成电路,比如我想通 ...
  • 回答了问题 2014-12-22 23:12

    浮点数相乘IP (ALTFP_MULT),结果一直为0

    otnt
    初学FPGA就去搞PCIe ,你的PCIe总线调通了吗? 你先用singnaltap抓信号,看看通过PCIe传输过来的数据对不对,不知道你是io 还是mem模式,FPGA调试,就是一级一级找原因,然后定位问题,头绪一定要清晰。 ...
  • 回答了问题 2014-12-22 23:06

    请教大家关于fpga视频采集的问题

    长沙
    视频采集及处理无非就是几步,设计时序模块满足摄像头的输出时序,把接收到的数据存入缓存(或者直接处理),做VGA等视频时序送至显示器,从缓存里读出进行算法处理,存入大容量存储器 ...
  • 回答了问题 2014-12-22 23:01

    求助:一个简单的verilog程序,有点小问题~

    学生
    没事,谁都是一步一步来的,FPGA其实是个被限制得比较死的硬件,你用C语言能随便写程序,但用verilog,只能写FPGA可以综合的语句,并不是大家想象中的那么自由,你做设计,按照FPGA器件本身的规则来,是最好的,如果 ...
  • 回答了问题 2014-12-21 12:44

    新手求解verilog 中的生成块语句 的意思

    硬件工程师 南京电子厂
    首先你要明白,你写的逻辑代码,会被生成电路,如果用if else,就会生成一个判断选择的电路,而用generate,则只会生成你想要的电路,同样的资源,哪个消耗更少呢? generate的判断值,按照很多公司的代码规范,一 ...
  • 回答了问题 2014-12-18 23:57

    关于FPGA通信协议的问题

    哈尔滨工程大学
    如果让你用数字电路来搭建出这个通信协议,你该怎么做? verilog就是如此
  • 回答了问题 2014-12-18 23:54

    请教一个SPARTAN-6的问题。

    而且,你引入的输入是ADC的输出,敢问你ADC芯片的输入端敢保证没有变吗? 如果ADC还是在正常工作,而且采集的模拟信号在变化,那么你输入FPGA的数据肯定是不一样啊。。。 ...
  • 回答了问题 2014-12-18 23:52

    请教一个SPARTAN-6的问题。

    这和sp6没关系吧。。。。。
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