至芯科技的主题_可编程逻辑,物联网,总经理 - 电子技术论坛

至芯科技

经验：积分：21

总经理至芯科技

北京市顺义区丨企业管理

查看完整档案 >>

+关注发私信

主题 5 回帖 0

0

静态、动态时序模拟的优缺点

至芯科技
总经理

动态时序分析动态时序分析就是通常我们所说的仿真，该仿真可以验证功能，也可以验证时序，首先确定测试向量，输入硬件模型，进行仿真。由于为了完整地测试每条路径的功能或者时序是否都满足，测试向量需要很大，也 ...

来源：FPGA|CPLD|ASIC论坛
0

串口传输“阻塞”怎么办？一招教你解决

至芯科技
总经理

本文在探讨传统数据收发不足之后，介绍如何使用带 FIFO 的串口来减少接收中断次数，通过一种自定义通讯协议格式，给出帧打包方法；之后介绍一种特殊的串口数据发送方法，可在避免使用串口发送中断的情况下，提高系统 ...

来源：FPGA|CPLD|ASIC论坛
0

基于VHDL语言的IP核验证

至芯科技
总经理

在IC(integrated circuit．集成电路)发展到超大规模阶段的今天，基于IP(Intellectual Property，知识产权)核的IC设计及其再利用是保证SoC(system onchip，片上系统)开发效率和质量的重要手段。如果能对IP核进行验证 ...

来源：FPGA|CPLD|ASIC论坛
0

FPGA、Verilog HDL与VHDL的利弊

至芯科技
总经理

Verilog HDL 优点：类似C语言，上手容易，灵活。大小写敏感。在写激励和建模方面有优势。缺点：很多错误在编译的时候不能被发现。 VHDL 优点：语法严谨，层次结构清晰。缺点：熟悉时间长，不够灵活。 FPGA优点： ...

来源：FPGA|CPLD|ASIC论坛
0

FPGA入门：表面现象揭秘——逻辑关系

至芯科技
总经理

神奇的0和1，缘何能够如此的变化多端？从某种意义上看，无非就是数字本身固有的各种各样的逻辑关系在使然。在今天的数字系统中，虽然可能整个系统的不同芯片或相同芯片的不同模块之间供给电压不尽相同，有5V/3.3V/2. ...

来源：FPGA|CPLD|ASIC论坛

ta 的专栏

关注

粉丝

搜索历史

静态、动态时序模拟的优缺点

串口传输“阻塞”怎么办？一招教你解决

基于VHDL语言的IP核验证

FPGA、Verilog HDL与VHDL的利弊

FPGA入门：表面现象揭秘——逻辑关系

站长推荐 /6