aquamanfeng的个人主页_嵌入式技术,高级工程师 - 电子技术论坛

aquamanfeng

经验：积分：316

高级工程师大连理工大学

辽宁省大连市丨设计开发工程

查看完整档案 >>

+关注他发私信

他的动态

回答了问题前天 10:03

10

【书籍评测活动NO.51】具身智能机器人系统 | 了解AI的下一个浪潮！

ElecFans小喇叭
工程师 TT

"本人在大模型的训练与微调方面具有丰富经验，曾多次参与阿里云天池的大模型竞赛，并取得优异成绩。这些经历让我深入掌握了大模型相关技术，并积累了实际项目实践经验。此外，我热衷于开源分享，长期在CSDN和其他技术 ..."
关注了版块前天 09:30

FPGA开发者技术社区
4649 人关注
申请了开发板试用 2024-11-12 14:37

【精品试用】米尔-RK3576开发板免费评测

市场价：￥ 849 免费提供：3 个已申请：9 人

免费申请
回答了问题 2024-11-4 19:04

16

【书籍评测活动NO.48】嵌入式系统设计与实现！优秀作品剖析汇总

ElecFans小喇叭
工程师 TT

"我长期致力于嵌入式系统的学习和研究，已完成多项嵌入式开发项目，并获得了较好的反馈，尤其在深度学习算法的量化和部署方面积累了丰富的经验。目前，我正着手准备参加明年的‘嵌入式芯片与系统设计竞赛’，希望通过 ..."
回答了问题 2024-10-30 19:52

27

【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"VE文件引脚定义 ct_trigger和full_sign两个信号线首先是act_trigger和full_sign为两个信号线，我们分别将其映射到GPIO2_1和GPIO2_2上。其中，act_trigger方向为MCU->CPLD;full_sign方向为CPLD->MCU。因此其定义如下 ..."
回答了问题 2024-10-30 19:51

27

【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"为了实现正确的采样并且存入RAM中，我们需要进行触发检测以及采样使能。采样触发任何示波器的存储器容量都是有限的，因此逻辑分析仪必须使用触发。逻辑分析仪中常见的触发方式包括延迟触发、限定触发、组合触发 ..."
回答了问题 2024-10-30 19:45

11114

RISC-V MCU 技术社区送福利啦！参与每日打卡即可获得开发板福利

小伍
工程师 TT

"#崭新的十月，与国同庆# 10月30日学习fpga时序约束"
回答了问题 2024-10-21 10:05

27

【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"功能代码设计具体设计代码如下： module div_freq( input clk,//100MHz input rest_n,//复位信号，低电平有效 input [3:0] sel,//频率选择 output clken//时钟有效信号 ); reg [1 ..."
回答了问题 2024-10-21 10:05

27

【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"采样时钟频率控制模块逻辑分析仪主要分为：stream模式和buffer模式。其中stream模式是指采样和传输同时进行，不对采集的数据进行本地缓存。这种方式不受buffer大小的限制，但是受传输速率的影响，其采样率会收到一 ..."
回答了问题 2024-10-18 23:01

11114

RISC-V MCU 技术社区送福利啦！参与每日打卡即可获得开发板福利

小伍
工程师 TT

"#崭新的十月，与国同庆#10月18日学习FIFO"
回答了问题 2024-10-18 23:00

27

【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"在实际编程中，发现Quartus13.0中按照之前查到的方法，使用ramstyle属性并不能将reg变量设置为M9K，可能是我个人的理解不到位或者是哪里配置的问题。而使用IP核则能够正常使用上M9K。 ..."
回答了问题 2024-10-18 22:55

27

【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"MCU代码为了测试FIFO是否能正常工作，我们通过USB串口写入16个数据，然后读取并验证数据是否正确： if ( tud_cdc_available() ) { // read data unsigned char buf[16] = {0}; uint32_t coun ..."
回答了问题 2024-10-18 22:55

27

【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"FPGA代码设计参考cpld-fpga文档中的5.mcu读写cpld寄存器。这里的设计需要参考AHB的时序图，由于AHB总在线上升沿进行数据读写操作，而FIFO也是在上升沿进行操作，因此我们将系统时钟反相后输入FIFO，以确保时序的一 ..."
回答了问题 2024-10-18 22:54

27

【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"FIFO IP <-> AHB 我们在设计中创建了一个FIFO IP核，并将其挂载到AHB总线上，以实现MCU对FIFO的读写访问。 FIFO IP配置 FIFO是先入先出，设计如下： FIFO的设计为先入先出队列，配置如下：位宽设置为8位存储深度设 ..."
回答了问题 2024-10-18 22:53

27

【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"CPLD侧读写相关信号定义 assign slave_ahb_hready = 1'b1; reg hreadyout_reg; reg hreadyout_del; assign mem_ahb_hreadyout = hreadyout_reg; 信号hreadyout_del是信号hreadyout_reg延迟一个时钟周期的状态，主 ..."

12 3 4 5 6 / 6 页下一页

ta 的专栏

关注

粉丝

谁来看过他

aquamanfeng
高级工程师大连理工大学
Duke
运营电子发烧友
jf_36690210
zhangfen137
系统架构师 LC
张映璇
市场深圳市欣阳电子有限公司

搜索历史

站长推荐 /6