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工程师 中科驭数
北京 海淀 设计开发工程师
  • 回答了问题 2020-4-1 17:45

    关于CPLD和SRAM的连接问题

    学生
    01. 两张图的连接方式无区别,应用场景有区别。 02. 个人感觉,第一张图里的SRAM存储器连接方式有问题,即单向箭头应改为双向箭头,表示数据的write和read。第二张图的高速存储器可以舍掉,即调用CPLD内部资源进行数 ...
  • 回答了问题 2020-3-31 15:44

    基于vhdl数字频率计

    学生
    参考如下: https://wenku.baidu.com/view/e01250ad2af90242a895e598.html https://wenku.baidu.com/view/7eb9b55db4daa58da1114a08.html 或者自行搜索。先看一下原理,再提进一步的问题。 ...
  • 回答了问题 2020-3-31 10:56

    求助各位大神关于flash输入时钟的问题

    学生
    clkb时钟是总线时钟分频得到。NAND不会自己产生时钟,别乱想了。
  • 回答了问题 2020-3-28 20:01

    我用quartus设计ccd驱动电路的时候又出错了

    学生
    Error (287127): Text Design File syntax error: 语法错误或者缺少头文件,ERROR建议查看ASSERT, CONSTANT, DEFINE, DESIGN, FUNCtiON, OPTIONS, PARAMETERS, SUBDESIGN, or TITLE was expected。 VHDL我不是很熟 ...
  • 回答了问题 2020-3-27 23:31

    用max+plus2写VHDL的时候出现错误

    学生
    建议把错误信息一起传上来。 考虑一下升级软件吧,quartus-ii,升级软件不存在Libary报错的情况。max+plus2快步入古董行列了。
  • 回答了问题 2020-3-27 10:55

    verilog 按键消抖代码

    工程师 ruige
    首先明确一点,在红框代码中取反运算符~的优先级最高。代码里你对移位的理解是正确的。 常态,keyr=1111;此时,key_neg= 0与1 =0,key_pos= 1与0 =0. 按下,keyr=1110/1100/1000/0000;此时,key_neg= 1与1 =1,k ...
  • 回答了问题 2020-3-24 22:16

    modelsim仿真的模拟波形显示问题

    大学生
    右键点击Xin信号,然后选择analog观察即可,能够看到模拟波形。 针对Verilog的仿真过程,仿真器内部只能处理数字信号。因此搭建仿真工程时,仿真器默认对各个端口、内部变量、参数(parameter)均以数字形式处理, ...
  • 回答了问题 2020-3-8 13:59

    RTL viewer中 lessthan0 符号是个什么意思

    电子工程师
    LessThan0: 01.这是RTL中对各个模块的命名,它的名字是“LessThan0” 02.IP名字是LessThan 03.IP序号是数字0 OUT= (AB):(说实话,不清楚什么意思。以下是个人理解等效代码OUT=(A ...
  • 回答了问题 2020-3-8 11:25

    ISE,换个电脑打开工程,发现timing report打不开了,求大神

    学生
    应该还有其他的message吧?备份好程序之后尝试以下几种方式: 01.排除路径过长的原因。好像只能处理最长约256字节的目录,先把文件存档目录名和工程名字缩减,然后打开时序报告; 02.重新编译生成时序报告。 03.32位 ...
  • 回答了问题 2020-3-7 17:18

    SPI究竟为什么要搞出这四种模式呢?

    硬件工程师 南京理工大学
    不同硬件板卡,其SPI接口的上下拉情况可能不一致,此种情况就需要对SPI做模式配置。不过现在大多数使用模式只是其中一种。究其原因,还是当时百家争鸣,各自设计标准有差异。 ...
  • 回答了问题 2020-3-7 17:14

    FPGA采集百兆高速信号

    研究生
    网线是差分信号,FPGA有对应的IP核(SGMII)来处理。收发的处理过程属于加串/解串,即serdes信号处理。IP核处理完成后变成Verilog可以处理的信号0/1. GTX/SRIO/AURORA/PCIE/SGMII/MIPI等,都属于serdes信号。信号加 ...
  • 回答了问题 2020-3-7 12:35

    急急急求 求解大神教Verilog

    你把代码发出来,自然有人给你解答。
  • 回答了问题 2020-3-5 13:52

    哪一位朋友可以帮忙给一个11.0_devices_windows.exe下载地址啊?Quartus II 11

    电子工程师
    建议重新安装。 Intel(Altera)官网地址,可使用免费版: https://www.intel.cn/content/www/cn/zh/programmable/downloads/download-center.html
  • 回答了问题 2020-3-4 11:43

    XILINX JTAG下载失败问题求助

    RRR
    一般xilinx通过USB线进行供电,电压5V。Jtag口自适应调节输出电压。 00.IMPACT和Vivado的Hardware_Manager不能同时扫描FPGA,否则导致FPGA加载程序失败,致错率90%; 01.一般针对FPGA加载bit文件;对FLASH加载mcs或者 ...
  • 回答了问题 2020-3-4 11:38

    Modelsim仿真模拟波形问题,数值有差距但在波形上显示如同一条直线,如何解决?

    建议优先那五个二进制数据更改显示方式为16进制吧,这样便于观察。 如果故障依旧,检查代码。(怀疑代码里本身就是有相位偏移的操作,所以显示可能是正确的) ...
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