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张奥

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他的提问 45 他的回答 407 去回答

回答了问题 2020-3-10 10:14

是否可以使用逻辑单元的verilog代码？

mvuwuersc

嗨，您不需要为CLB编写代码，它是FPGA的基本构建块，它将基于HDL / Schemtic设计类似FSM，编码器，解码器，计数器等进行推断，请仔细阅读综合用户指南，HDL概述，编码示例以及如何使用ISE创建和模拟项目。 http:// ...
回答了问题 2020-3-10 09:36

MGT，GTP，GTX之间的区别是什么？

qwer36

嗨，请检查此链接 http://forums.xilinx.com/t5/Virtex-Family-FPGAs/What-does-GTP-GTX-stand-for/td-p/18238 还可以参考RocketIO UG使用您的设备希望这可以帮助问候， Vanitha。 ----------------------------- ...
回答了问题 2020-3-9 09:36

请问或和加的区别是什么？

jsdoa

或运算只影响你操作的那个位(正确的说是只有你或1的时候相应的位才为1 或0 不变) 加可以产生进位
回答了问题 2020-3-9 07:46

通用“FIRST WORD FALL THROUGH”超出范围FALSE（0）到TRUE（1）

ds12345

嗨，我认为你使用原始而不是核心，但FALSE似乎是可接受的价值。你在XSIM / ISIM中也看到了同样的错误吗？你能展示你的实例或提供测试用例吗？来自UG768 通用映射（DEVICE =>“7SERIES”， - 目标设备：“VIRTEX5 ...
回答了问题 2020-3-6 10:18

Xilinx C项目从文件菜单中丢失

60user106

嗨，我认为它现在称为应用程序项目，文件 - >新建应用程序项目或文件 - >新建 - >其他 - > C / C ++项目 - > C项目本教程可能已经过时了，请在UG下面查看与ISE 14.6,7和XPS / SDK相对应的新术语和快照 http://www. ...
回答了问题 2020-3-6 10:02

Xilinx C项目从文件菜单中丢失

60user106

嗨，我认为它现在称为应用程序项目，文件 - >新建应用程序项目或文件 - >新建 - >其他 - > C / C ++项目 - > C项目本教程可能已经过时了，请在UG下面查看与ISE 14.6,7和XPS / SDK相对应的新术语和快照 http://www. ...
回答了问题 2019-11-11 17:23

哪里可以找到ISE中程序的门级网表？

wu58518

嗨，请参考可能为您提供线索的相关帖子。 http://forums.xilinx.com/t5/Synthesis/Generating-Gate-level-netlist-with-discrete-gates/td-p/44841 http://forums.xilinx.com/t5/Simulation-and-Verification/Gate- ...
回答了问题 2019-11-11 13:09

请问ISE中的映射步骤出现错误该怎么办？

蔡R2016

嗨，你真的需要100分来显示波形吗？如果是，请选择您希望在FPGA中找到它们的IO引脚，并以与Y23类似的方式将它们添加到ucf。问候， Vanitha。 -------------------------------------------------- ------------- ...
回答了问题 2019-11-11 12:52

请问ISE中的映射步骤出现错误该怎么办？

蔡R2016

嗨，它只需要实体中0-31的端口。请在ucf中指定Y23，请参阅格式的约束指南 http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_6/cgd.pdf NET“GPIO”LOC =“Y23”; 问候， Vanitha。 ------------- ...
回答了问题 2019-11-11 12:21

请问ISE中的映射步骤出现错误该怎么办？

蔡R2016

你好一种方法是减少实体中的端口数量，请查看附带的.vhd -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索，您可能会找到相关信息。请留 ...
回答了问题 2019-11-11 11:56

请问ISE中的映射步骤出现错误该怎么办？

蔡R2016

嗨，要么减少y1的位数，要么明确指定你想要将它们放在kintex-7中的ucf并重新检查。 y1：OUT vector_of_std_logic_vector14（0到100）希望这可以帮助。问候， Vanitha。 ---------------------------------------- ...
回答了问题 2019-11-11 11:37

请问ISE中的映射步骤出现错误该怎么办？

蔡R2016

嗨， Matlab不关心顶级端口的数量，因此它的生成很顺利。但是用户应该注意总顶级端口不要超过您正在映射的FPGA器件IOB。请检查FPGA器件IOB和您的实体端口。问候， Vanitha。 ----------------------------------- ...
回答了问题 2019-11-11 11:30

如何确保vga控制器输出30 fps？

limisy

嗨Kapil，如果您仍有疑问，请访问以下链接fps＆amp; 刷新率（快门速度） http://hometheater.about.com/od/televisionbasics/qt/framevsrefresh.htm 问候， Vanitha --------------------------------------------- ...
回答了问题 2019-11-11 10:06

如何确保vga控制器输出30 fps？

limisy

嗨，你通常需要查看Vsync频率，如果它显示30Hz然后30fps。如果您已经开发了核心，那么您需要生成30 HZ的Vsync。还要确保在33.33 ms内传输768 Hsync，大约是43 us。问候， Vanitha。 --------------------------- ...
回答了问题 2019-11-11 10:00

请问kintex 7上的DDR2生成时发生错误该怎么办？

DAA000

嗨，阿伦，你能找到失败的校准阶段吗？问候， Vanitha。 -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索，您可能会找到相关信息。请 ...

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