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李熙国

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他的提问 32 他的回答 178 去回答

回答了问题 2020-7-27 10:45

如何正确约束数据路径的延迟？

1188天琪

如果选通仅高达2.5 ns，则您的约束需要反映出来，否则您可能会错过设置和保持窗口。您可以为相关路径添加set_max_delay -datapath_only-from XXX -to YYY 2.5约束。但是你仍然需要让信号持续一个时钟周期让FIFO注 ...
回答了问题 2020-7-27 10:28

如何通过PLL修复时钟偏差？

Dipper123

有趣。我认为这是相反的方式。我认为每个时钟区域只有12个BUFH，因为每个时钟区域只有12个水平时钟线，与12个BUFH分开。 UG472就是这样说的：每个7系列单片器件具有32个全局时钟线，可以为时钟提供控制发信号通 ...
回答了问题 2020-7-27 10:14

如何正确约束数据路径的延迟？

1188天琪

如果它在模拟器中工作正常但硬件失败，则听起来像是时间问题。您的逻辑和FIFO的写端口是否由相同的200 MHz时钟（不是相同的频率，但来自相同源的相同时钟或时钟）馈送？如果没有，你将会遇到问题而没有一点点工作 ...
回答了问题 2020-7-27 10:01

如何通过PLL修复时钟偏差？

Dipper123

我做了，它显示了同样的事情：BUFG直接进入时钟区域。你可以在lastimage中看到八个BUFH。他们是我在别处分配的，都有我给他们的名字。我唯一可以猜到的是你描述的BUFH是BUFG时钟树的一部分，用户无法访问 - 除了 ...
回答了问题 2020-7-27 09:45

如何通过PLL修复时钟偏差？

Dipper123

我现在正在使用VIvado和Virtex-7部件。对于Vivado，似乎从RTL分析中提取的原理图正是原始表示。来自Synthesized Design的那些将显示在综合期间所做的更改并且打开已实现的设计显示在实现期间所做的更改。是否有可能 ...
回答了问题 2020-7-27 09:18

如何通过PLL修复时钟偏差？

Dipper123

谢谢，拉尔夫克。你的回复中有很多好的信息。什么时候BUFG转换成BUFG和BUFH？我刚刚打开了一个设计实现，并绘制了驱动一个寄存器的时钟原理图。它似乎是由BUFG直接驱动的。但也许Bitstream Generation中的某些 ...
回答了问题 2020-7-27 08:57

如何通过PLL修复时钟偏差？

Dipper123

好问题。有两种效果。而且它并不会更快：它会增加更多的延迟，但变化会更少。让我们比较这两条路径，使用数据表中的道具延迟并猜测我们没有数字的位置。 \只有BUFG，让我们说网络支撑延迟从时钟驱动器旁边的2 ps ...
回答了问题 2020-7-27 08:40

求PDF格式的KC705原理图？

xbxsxj

这应该是在新线程中提出的。我可以在这里下载它： http://www.xilinx.com/support/documentation/application_notes/xapp584-dual-lockstep-microblaze-IDF.pdf
回答了问题 2020-7-27 08:36

如何通过PLL修复时钟偏差？

Dipper123

谢谢你的论文，迈克。作者使用Virtex-5编写并测试了这一点并考虑了Altera FPGA，但我不确定他们是否了解Virtex-5当时被称为“区域，I / O和本地时钟以及全球时钟”（ DS100）因为它们只描述了全球时钟分配网络。 ...
回答了问题 2020-7-27 07:51

如何通过PLL修复时钟偏差？

Dipper123

迈克，我认为通过重新阅读Avrum的帖子，你将获得最佳服务。您不能使用PLL来调整FPGA不同区域之间的偏移。另请注意，BUFG都位于FPGA的中心或附近，因此您无法将BUFG放置在某些逻辑附近，最多可以在找到所有BUFG的中 ...
回答了问题 2020-7-25 11:50

求DSP48E1和BRAM36K / BRAM18K之间水平关系的信息？

li_1202

好的，但重点是真的一样。如果您需要更快的速度，请使用您的速度，但DSP是浪费的，因此总面积是未使用的DSP的大小PLUS的大小。如果您可以使用硅片速度，请使用DSP并使用所有可用的LUT进行其他操作。如果将所有可 ...
回答了问题 2020-7-25 11:35

Vivado 2014.3无法写入以前工作项目的比特流怎么解决？

abc1763613206

我没有使用CPLLLOCKDETCLK或QPLLLOCKDETCLK，GT正在为我工作。请注意，CPLLLOCKDETCLK一直向下到GT？E2_CHANNEL模块。 QPLLLOCKDETCLK转到GT？E2_COMMON模块，该模块可以位于层次结构中的不同位置，具体取决于 ...
回答了问题 2020-7-25 11:28

求DSP48E1和BRAM36K / BRAM18K之间水平关系的信息？

li_1202

你为什么要关心每件物品的大小？您不能将DSP48E1转换为任何大小的几个CLB或BRAM：它们都是独立的结构。如果您不使用它们，则它们占用的区域不会用于您的设计中。如果您使用DSP48E，它不会使用任何可能用于CLB或BR ...
回答了问题 2020-7-25 10:56

Vivado 2014.3无法写入以前工作项目的比特流怎么解决？

abc1763613206

125 MHz外部时钟是否也将其他时钟驱动到GT中？比如驾驶QPLL或驾驶驾驶GT的MMCM？丹尼尔
回答了问题 2020-7-25 10:33

Vivado 2014.3无法写入以前工作项目的比特流怎么解决？

abc1763613206

如果您没有额外的时钟，您也可以为PLLLOCKDETCLK提供1'b0。丹尼尔

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