陈峰的主题_模拟与电源,电子工程师 - 电子技术论坛

陈峰

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神话

北京市东城区丨设计开发管理

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主题 65 回帖 105

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高手DIY自制220V LED台灯

palatree

暑假期间，无聊的要死，就做了一个LED台灯，现在和大家分享一下（本人第一次发文章，希望各位大侠多多指点）要准备的工具：电烙铁焊锡丝松香（可要可不要，现在的大部分焊锡丝里 ...

来源：DIY及创意
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【FPGA设计实例】基于FPGA的增强型并行端口EPP

palatree

增强型并行端口EPP的主要特点是：提供了一个并行端口双向沟通，即一种方法来读取和写入外围设备连接到您的PC的并行端口。交易是8位宽和原子。主机（PC）始终是交易的始作俑者，读取或写入。有没有突发的概念。如 ...

来源：FPGA|CPLD|ASIC论坛
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【FPGA设计实例】在FPGA/CPLD中用I2C实现多个芯片的连接

palatree

本帖最后由 palatree 于 2012-3-22 16:42 编辑本节将介绍，如何在FPGA/CPLD中用I2C实现多个芯片的连接？ I2C总线的特点除了电源和接地使用只有2线（名为“问责”和“沙中线”）可以支持超过100台设备在同一总 ...

来源：FPGA|CPLD|ASIC论坛
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FPGA：深圳和北京的差别

palatree

本帖最后由 palatree 于 2012-3-20 15:46 编辑北京和深圳的差别？你到过我们的首都北京吗？到过我们的特区深圳吗？这样打比喻是因为我在深圳和北京都旅游或者工作过。实际上我也只是想借用这两个城市的布局来做 ...

来源：FPGA|CPLD|ASIC论坛
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【FPGA设计实例】用JTAG让你的FPGA玩出新花样

palatree

本帖最后由 eehome 于 2013-1-5 09:46 编辑用JTAG让你的FPGA玩出新花样第1部分：JTAG是什么？第2部分：JTAG如何的工作第3部分：查询JTAG链第4部分：运行边界扫描 JTAG教程的源代码本教程的源代码可以用来 ...

来源：FPGA|CPLD|ASIC论坛
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【FPGA设计实例】基于FPGA的串行接口（RS-232）

palatree

本帖最后由 eehome 于 2013-1-5 09:44 编辑串行接口（RS-232）连接到PC与FPGA的串信接口是一种简单的连接方式。本节课程将向大家展示了如何在一个FPGA上创建RS-232异步串行链路。异步变送器它创建了一个“T ...

来源：FPGA|CPLD|ASIC论坛
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【FPGA设计实例】FPGA跨越多时钟域

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跨越时钟域FPGA设计中可以使用多个时钟。每个时钟形成一个FPGA内部时钟域“，如果需要在另一个时钟域的时钟域产生一个信号，需要特别小心。隧道四部分第1部分：过路处。第2部分：道口标志第3部分：穿越任务第4部分： ...

来源：FPGA|CPLD|ASIC论坛
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【FPGA设计实例】用FPGA实现开关按键去抖

palatree

本帖最后由 eehome 于 2013-1-5 10:10 编辑本节将重点讲解，用FPGA实现按键去抖的方法，在以往的按键去抖中，大部分采用的是单片机去抖方法。这里我们将介绍FPGA的实现方法。开关去抖项目这个项目有2个部分： ...

来源：FPGA|CPLD|ASIC论坛
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【DIY作品秀】DIY自主充电扫地机器人

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S52主控，驱动4相6线步进电机，吸尘风机是12V700MA，扫地电机是用VCD里的主轴电机，原来在网上买的电机寿命太短了，电池是4000MA的锂电，外壳是云台监控器罩，程序还在修改中，程序太烂，就不发了。更多资料请下载 ...

来源：单片机/MCU论坛
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我的FPGA学习感悟总结——句句肺腑之言

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` 本帖最后由 eehome 于 2013-1-5 09:43 编辑我的FPGA学习感悟总结——句句肺腑之言仔细想想，已经好久没有写东西了…… 岁月如梭，众多FPGA群里又换了新血液，看了新手们提出的各种各样的问题，又不禁想起了自己 ...

来源：FPGA|CPLD|ASIC论坛
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FPGA工作原理之我见

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FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。现场可编程门 ...

来源：FPGA|CPLD|ASIC论坛
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FPGA应用可分为三个层面：电路设计、产品设计、系统设计

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FPGA应用可分为三个层面：电路设计、产品设计、系统设计 1．系统级应用　　系统级的应用是FPGA与传统的计算机技术结合，实现一种FPGA版的计算机系统如用XilinxV-4, V-5系列的FPGA，实现内嵌POWERPCCPU, 然后再配合 ...

来源：FPGA|CPLD|ASIC论坛
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【FPGA经典试题】电路模块的setup-time和hold-time是正值还是负值

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请问： a.对于一个D-FF 而言，它的setup-time 和hold-time 是正值还是负值？为什么？ b.对于一个电路模块（包括多个组合逻辑子模块及时序逻辑子模块）而言，它的 setup-time 和hold-time 是正值还是负值，为什么？ ...

来源：FPGA|CPLD|ASIC论坛
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【FPGA经典试题】写一段HDL代码实现对输入时钟三分频的功能

palatree

请写一段HDL 代码实现对输入时钟三分频的功能（要求输出时钟占空比为50%） module even_division(clk,rst,count1,count2,clk_even); input clk; input rst; output [3:0] count1; output [3:0] count2; output clk_even ...

来源：FPGA|CPLD|ASIC论坛
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【FPGA设计实例】基于FPGA脉宽调制和1位数模转换的MP3实现

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基于FPGA的脉宽调制(PWM)和1位数模转换（DAC）你也许会问：用一个引脚的FPGA，连接扬声器能听MP3吗？很确定的告诉你：能。通过FPGA去听你喜欢的音乐吧！本节课程我们将教你基于FPGA的实现方法我们用一个台PC ...

来源：FPGA|CPLD|ASIC论坛