FPGA|CPLD|ASIC论坛
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spartan 6 14位LVDS 反序列化周洛 2025-4-25
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# quartus ii 9.1对registered adder仿真出错，但硬件上能够实现，怎么解决？焉雨 2025-4-14
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初次使用XC7A35T-FGG484做设计，用的是25MHZ有源晶振，有源晶振3.3V供电，DDR3的供电1.35V，现在接上晶振后，DDR3的供电变成1.8V星空9804 2025-3-21
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使用jesd204b IP核时,无法完成综合,找不到jesd204_0.vjf_35318118 2025-3-12
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寻找verilog高手，有报酬656835 2025-3-8
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DAC使用DDS输出，波形失真veanice 2025-3-6
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在fpga上实现NAND控制器的问题请教jf_39870250 2025-2-6
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用MATLAB或者C语言开发FPGA有什么问题吗d_rhasta 2025-1-26
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基本FPGA或者树莓派或者其它微处理器（尽量压缩成本且完成项目）DFB激光器稳频lzz 2025-1-14
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verilog计数器代码为什么要使用这句话if (count===8\'bxxxxxxxx)count=8\'b0000_0000;aa 2024-12-21
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