DAC5682Z两通道输出有相差是怎么回事？

你好像用错了。
手册35页有提到“In both modes, an LVDS half-rate data clock (DCLKP/DCLKN) is provided by the user and is typically generated by a toggling data bit to maintain LVDS data to DCLK timing alignment.” 就是说，DCLKP/N的速率应该是CLKIN/C的一半。从手册38页图38的示例应用也可以看到，CLKIN/C=1GHZ，DCLKP/N=500MHz。在你的应用里，CLK0对应的应该是CLKIN/C，CLK2对应的应该是DCLKP/N，但是你把这两个时钟都设成了200MHz，这可能是通道间相位差的来源。

2.5ns的来源应该是由于其tpd=2.5ns，即其输出通道间存在延时，见datasheet的P8。应该是DAC5682Z达不到你的指标要求。

试一试手册第24页的config3寄存器的B_equals_A功能。看看结果是不是还是有固定的相差

如果用SwapAB_out:功能后，输出的先后顺心回发生变化吗？