通过CDCE62005 EVM工具生成5路lvds格式输出5路128MHz的LVDS格式时钟时，LOCK引脚的信号如下，为什么？

在使用CDCE62005 EVM工具生成5路LVDS格式输出5路128MHz的LVDS格式时钟时，LOCK引脚的信号异常可能是由以下几个原因导致的：

1. 配置参数错误：请检查REGISTERS0、PORTS0和INPUTSPRI等参数是否正确配置。错误的参数配置可能导致时钟输出不稳定，从而影响LOCK信号。

2. 外部组件问题：检查外部组件C4、R4和C5是否满足要求。C4、R4和C5的值分别为129.8245R、61.9546m和684.4536m。如果这些组件的值不满足要求，可能导致时钟输出不稳定，从而影响LOCK信号。

3. 电源问题：检查电源是否稳定。不稳定的电源可能导致时钟输出不稳定，从而影响LOCK信号。

4. 时钟频率问题：在测试5路128MHz和150MHz时出现上述问题，可能是由于这些频率的时钟输出不稳定导致的。可以尝试降低时钟频率，观察LOCK信号是否恢复正常。

5. 硬件问题：如果以上原因都排除了，可能是CDCE62005 EVM工具本身存在硬件问题。可以尝试更换工具或者联系厂家寻求技术支持。

建议按照以下步骤进行排查：

1. 检查配置参数是否正确。
2. 检查外部组件是否满足要求。
3. 检查电源是否稳定。
4. 尝试降低时钟频率，观察LOCK信号是否恢复正常。
5. 如果以上步骤都无法解决问题，联系厂家寻求技术支持。