请问TAS2564: td(DO-SBCLK)最大21ns和SBCLK最大24.576Mhz是否有冲突？

当SBCLK=24.576Mhz时，时钟周期是40.69ns。
td(DO-SBCLK)是SBCLK下降沿到SDOUT发出的delay。
当td(DO-SBCLK)=21ns时，Master端的 setup time = 40.69/2-21=-0.655ns 已经完全不能实现了。
是我理解有问题，还是怎么回事，请帮忙解释一下。