FX3作为同步Slave FIFO遇到的疑问求解

你好，在FX3作为同步Slave FIFO中，下图是同步读时序，图中红框的部分我有些疑惑：红框中说从地址到数据经历3个周期的时延，但我感觉这个说明是没有必要的啊！首先要将片选拉低，然后将地址放到地址总线上，或者片选拉低和给地址总线赋值在同一个时钟沿进行，或者一开始复位时就将地址赋给地址总线，我觉得这些都是可以的。就是说，我完全可以一开始将地址放到地址总线上，然后拉低片选，而这之后我可以等很多个时钟周期才拉低SLRD，只要保证SLRD拉低前，片选和地址都是有效的就行啊（也就是说从地址有效到数据可以远多于3个时钟周期），为什么这里要说明“3 cycle latency from addr to data”呢？我感觉这个描述是没有必要的。我理解的是，SLRD拉低之前，是要保证片选有效并且地址已被放到地址总线上的，从SLRD有效到数据到达经历2个时钟周期，但是从地址有效到数据到达则可以多于3个时钟周期（不是一定等于3个时钟周期），主要取决于SLRD拉低的时机，我完全可以在地址和片选有效后等10个时钟后期才拉低SLRD，这样从地址有效到数据到达就经历了10+2=12个时钟周期了，不是3个时钟周期。请问我理解的对吗？