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张国龙

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[问答]

关于FPGA进行外部边沿检测，检测不准确问题？

求助各位大佬！
目的是观测到外部出现两个下降沿信号后FPGA做下一步动作(例如led状态翻转闪烁）;

外部设备定时发出两个下降沿信号，信号周期及间隔如下图。
信号通过FPGA管脚接入，FPGA内部通过程序边沿检测下降沿并统计数量(数量到达2后重新计数，并发送动作信号)，但是最终发现检测结果不准确，有时候能检测到，有时候检测不到。万分感谢您的解答和建议！
下面是verilog代码

  1. //边沿检测
  2. initial num<=1'b0;   //下降沿数量
  3. reg [2:0]num;
  4. always @(negedge signal)  //输入信号
  5. begin
  6. if(num==3'd2)
  7. num<=1'b1;
  8. else
  9. num<=num+1'b1;
  10. end

  12. //检测下降沿数量为2时led翻转


  15. initial led<=1'b0;   
  16. always @(posedge CLK_50M)
  17. begin
  18. if(num==3'd2)
  19. led <= ~led;
  20. else
  21. led <= led;
  22. end



  • 输入的下降沿信号

回帖（2）

卿小小_9e6

2021-8-21 12:58:01

最佳答案

代码写的有问题。

稍后仿真完传上来。
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卿小小_9e6

2021-8-23 17:18:57
这应该是你想要的结果。
（输入信号我这边临时使用的其他信号，所以看起来可能不是很理想）

  1. `timescale 1ns / 1ps
  2. module edge_check(
  3.     input   clk_50m_i           ,
  4.     input   rst_n_i             ,
  5.     input   signal_i            ,
  6.     output  led                 

  8.     );   
  9.     //------parameter
  10.     parameter CHECK_NUM = 8'd2  ;
  11.    
  12.     //------边沿检测
  13.     reg [2:0]   num             ;
  14.     reg [0:0]   led             ;
  15. //    initial     num <=  1'b0    ;   //下降沿数量
  16. //    initial     led <=  1'b0    ;   
  17.     reg     signal_reg1         ;
  18.     reg     signal_reg2                    ;
  19.     wire    edge_up             ;
  20.     wire    edge_down           ;
  21.    
  22.     always@(posedge clk_50m_i or negedge rst_n_i)
  23.     begin
  24.         if(!rst_n_i)
  25.         begin
  26.             signal_reg1 <=  signal_i    ;
  27.             signal_reg2 <=  signal_reg1 ;
  28.         end
  29.         else
  30.         begin
  31.             signal_reg1 <=  signal_i    ;
  32.             signal_reg2 <=  signal_reg1 ;
  33.         end
  34.     end
  35.    
  36.     assign  edge_up   = (!signal_reg2)&&  signal_reg1   ;
  37.     assign  edge_down =   signal_reg2 &&(!signal_reg1)  ;
  38.    
  39.     always@(posedge clk_50m_i or negedge rst_n_i)
  40.     begin
  41.         if(!rst_n_i)
  42.             num <=  3'd0        ;
  43.         else if(edge_up)
  44.         begin
  45. //            if(num == 3'd2)
  46.             if(num == CHECK_NUM)
  47.             num <=  1'b1        ;
  48.             else
  49.             num <=  num +   1'b1;
  50.         end
  51.         else
  52.             num <=  num         ;
  53.     end

  55.     //检测下降沿数量为2时led翻转

  57.     //  
  58.    
  59.     always @(posedge clk_50m_i or negedge rst_n_i)
  60.     begin
  61.         if(!rst_n_i)
  62.             led <=  1'b0        ;
  63. //        else if(num==3'd2)
  64.         else if(edge_up &&(num==CHECK_NUM))
  65.             led <=  ~led        ;
  66.         else
  67.             led <=   led        ;
  68.     end



  72. endmodule


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  • edge_check_ok.png

    edge_check.v (2021-8-23 17:18 上传)

    2.17 KB, 下载次数: 1

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