我知道ADS中有进行PLL设计的模板（design guide），分别进行交流分析，瞬态分析，和噪声分析，现在我就是还没有弄明白怎么进行噪声分析，因为我不知道怎么去表征PLL每个子模块的噪声 。
希望在锁相环行为级建模方面有所了解的人可以给我提供一些帮助，现在我也急需解决这个问题，比如用
matlab,verilog_a怎么进行建模，怎么把噪声也考虑进去，我都不知道，我平时一般使用ADS来进行行为级
仿真，但是我现在的想法是在cadence环境下，PLL的VCO换为verilog_a模型，而其他的用晶体管模型进行仿真，这样就不会因为VCO的晶体管级仿真耗费大量时间（例如仿锁定时间等），但我不会用verilog_a进行建模，希望有高手给我指点一二。
如果有verilog_a给PLL建模这方面的论文，或是资料，最好是用verilog_a给PLL建模的实例，可不可以给我分享一下
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