Verilog代码中并没有定义有符号数，但在modelsim仿真中却会有负数出现是什么原因

在代码里面d和cnt都是无符号数，但是在编写测试文件仿真的时候，modelsim中变成了有符号数，cnt计数到1023后也会变成负的，这是什么原因呢

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2021-1-11 17:50:49

十进制情况下的软件默认设置，你可以改为无符号数。
也可以改成其他进制。

2021-1-12 16:27:48

modelsim仿真中可以设置输出的数据显示，右键菜单下看看

2021-1-12 16:29:23

modelsim软件中可以设置显示方式，选中信号右键菜单下修改就可以了

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