无法在QPLL的硬件中获得锁定信号的解决办法？

大家好，
我无法在QPLL的硬件中获得锁定信号（但我在我的模拟中）。
我已经验证了进入FPGA的频率是否正确。
我正在研究6G SDI设计，输入频率设置为148.5 MHz。
输入时钟通过IBUFDS_GTE2块（按照我的预期输出时钟）。
我没有这个块集的位置。
我已经尝试了几个地点，但我没有确信我有正确的位置。
这会导致这种行为吗？
我本来希望实现抛出错误或警告，如果没有。
然后时钟提供由向导生成的gtxe2_common_i，该向导位于k7gtx_uhdsdi_wrapper_common.txt（即verilog）文件中。
（我已经修改了针对zynq板的Kintex开发板的演示设计）。
我确信我正在选择正确的参考时钟，QPLLREFCLKSELpin进入公共块。是否有任何其他调试信息可以帮助推断为什么QPLL没有锁定？
先谢谢您的帮助！
元帅
k7gtx_uhdsdi_wrapper_common.txt 10 KB