如何在Nexys 4上配置时钟？

你好，
我目前在Nexys 4上配置了一个100 MHz时钟（clk），我正在尝试配置第二个4 MHz（clk_ctrlr）时钟，但是我在配置clk_ctrlr时遇到了困难。
我目前已经加载了Nexys 4 XDC约束文件，并且没有注释连接到引脚E3（100 MHz振荡器）的clk以及我需要的其他属性。
鉴于我正在使用Vivado（2014.2），我遵循了创建基本时钟约束视频指令。
以下是我采取的步骤：
1）在Synthesized Design内部点击：编辑时序约束。
2）单击创建时序约束图标 - >时钟 - >创建时钟。
3）输入：clk_ctrlr进入时钟名称。
4）打开：源对象。
单击查找，然后从我最顶层的模块中找到clk_ctrlr输入。
5）然后我点击绿色箭头将其移动到选定的名称框。
点击确定。
6）我设置波形（250 ns周期）。
我还检查了将这个时钟添加到现有时钟（没有覆盖）。
我点击确定，应用，保存约束，重新合成，运行implimentation，并尝试生成比特流。
然而，在运行implimentation时，我遇到了以下2个错误：“[Drc 23-20]规则违规（NSTD-1）”和“Drc 23-20”规则违规（UCIO-1）“同时指向clk_ctrlr为
唯一的问题端口（69个端口中的1个）。
我明白这意味着我需要设置IOSTANDARD和LOC，但我不确定如何设置时钟的LOC。
我在clk看了一下Nexys4_master.xdc的灵感，注意到它的PACKAGE_PIN是E3。
但是，E3直接连接到100 MHz振荡器。
因此，将相同的引脚分配给clk_ctrlr是没有意义的。
我想知道，我应该为clx_ctrlr为Nexys 4分配什么引脚？
谢谢，
阿尔文