嗨，
我对XAPP589和XAPP591中描述的PICXO IP内核有一些疑问。
在目前的设计中，我们有一个3G-SDI输入（148.5 MHz），经过一些处理后，输出上的视频是HD-SDI（74.25 MHz）。
一切都在Virtex 6 LX130T-1上完美运行，所有时序都得到满足，设计具有生产状态。
现在，客户希望拥有3G-SDI输出，这意味着PICXO内核需要GTX DRPCLK端口上的148.5 MHz时钟。
这是-1速度等级不允许的，所以我欺骗了一下。
我将Ref- TXPCSOUT-和TXOUT-时钟分为2.这也很好，PICXO正确控制GTX，我在显示器上有一个3G-SDI图像。
最大的问题是这个解决方案违反了XAPP589。
在页26上列出了所有必需条件，其中之一是：“GTX收发器DRP时钟（DCLK）必须直接连接到TXOUTCLKPCS，不带任何缓冲区”。
事实并非如此。
我使用BUFR将TXOUTCLK除以2并使用该时钟为DRPCLK端口供电。
我根本不使用TXPCSOUTCLK。
新的设计将是一个医疗设备，所以在我看来这个棘手的解决方案是不可接受的，但客户不愿意花更多的钱购买更高速的
FPGA。
在XAPP591中，我发现了一个小段落：“此外，对于任何-1速度等级的Virtex-6器件，需要一个特殊屏蔽的器件，以允许GTX收发器DRP端口以高达150 MHz的速率进行时钟控制。
有关订购这些器件的信息，请联系您的Xilinx销售代表。在此设计中，DRP端口直接由TXPCSOUTCLK时钟提供时钟。
但我不认为他们也愿意转用这些设备。所以我在这里要求我的劳动解决方案存在潜在风险。
你能告诉我什么可能出错吗？
对于客户来说，最糟糕的情况是，这个解决方案将完全适用于FPGA的一些费用，而不是一些费用。
这种情况是否现实？
我需要一些信息供客户进行风险分析。
或者你认为最好是正确处理IP核并忽略我使用这种特殊屏蔽设备时必须要做的失败时间？
非常感谢和最诚挚的问候
托比亚斯
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