spartan-3外部时钟限制和I/O标准怎么选择？

我刚刚发现约束文件将定义I / O类型。
我不需要任何同步时钟生成，所以我可以直接使用外部K Hz电平时钟，还是可以通过自定义数字分配外部时钟？
因为数据表显示内置的devider因子限制在1.5到16之间。我可以将deviderinto定制为1 /（2 ^ 8）吗？

您可以查看数据表以获得最低时钟频率输入，或者只需在Coregen中启动时钟向导，然后插入您认为输入和输出所需的值。
如果您已超出输入参数，该工具将发出警告。
祝你好运。

你想用缓慢的时钟做什么？
如果您只是用它驱动一个引脚，您可以使用结构分频到所需的频率（即将其视为信号而不是时钟）。
如果需要使用它来为内部逻辑提供时钟，则可能需要考虑使用时钟使能而不是分频时钟。
例如，如果您希望以输入时钟速率的1/256运行内部逻辑，但也需要以输入时钟速率本身运行某些逻辑，则使用较慢逻辑的时钟使能将允许您来回传输信号
在慢速和快速逻辑之间同步。
如果您对输入频率的时钟没有要求，并且FPGA外部没有与输入时钟同步的信号，那么您可以使用基于结构的分频器，然后使用BUFG来创建频率低的时钟
随你便。
- Gabor

嗨， 
谢谢你的回复！ 
我对最低频率限制感到有点困惑。
我假设如果我们想要降低时钟，由于延迟能力应该有一些限制。
正如你所说，我认为通过逻辑编码，我可以将频率降低到我想要的速度。
感谢您的帮助！