如何为后综合模拟和/或后PAR网表模拟生成VHDL或Verilog网表？

E，
我不明白这个问题。
你想做什么？
Vivado有很多功能。
您可以在过程的任何步骤（TCL命令模式）编写跟踪文件。
您可以为生成的综合或verilog编写EDIF。
模拟如何进入图片？
Austin Lesea主要工程师Xilinx San Jose

嗨奥斯汀，
我在行为级别上遇到了库的问题（我正在使用Modelsim进行模拟）。
这是我得到的错误，这个错误存在于生成的核心中，一个案例是开放的。
（参见下面的错误消息）。
因此，为了确保它不是库问题，我合成了RTL，我想用Modelsim模拟后期综合verilog / VHDL网表。
根据你上一封电子邮件，我知道我需要输入一个TCL命令来生成一个后期综合verilog网表......
谢谢，
埃里克
#Loading ieee.numeric_std（body）#Loading unisim.mmcme2_adv（mmcme2_adv_v）＃**致命：（vsim-3729）通用“CLKOUT0_USE_FINE_PS”的值？（1095521093）超出范围FALSE（0）到TRUE（1）。
#Time：0 ps迭代次数：0实例：/ testcase / DUT / jesd204_wrapper_inst / jesd204_ip / jesd_clock_gen / inst / mmcm_adv_inst文件：C：/Xilinx/Vivado/2013.1/data/vhdl/src/unisims/primitive/MMCME2_ADV.vhd行：
143＃FATAL ERROR加载设计＃错误加载设计

嘿 -
我得到了完全相同的错误。
你修好了吗？
谢谢，
>>埃里克

你能告诉我们这个文件中的相关行：/ testcase / DUT / jesd204_wrapper_inst / jesd204_ip / jesd_clock_gen / inst / mmcm_adv_insts MMCM实例化了吗？
这是一个非常新的核心，因此它可能存在问题。
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