如何使用XC5VLX110T-1136解决ML523板上的MIG 2.1错误？

该软件的版本是MIG2.1，ISE10.1.01。
FPGA是XC5VLX110T-1136，速度-1。
我使用MIG2.1生成了DDR2内存控制器内核。
首先，根据ML523用户指南中的DDR2引脚设置更新“ddr2_sdram.ucf”。
所有引脚位置都被修改。
其次，我使用MIG2.1中的Verify UCF函数来验证更新的UCF文件，然后将MIG2.1生成的LOC约束复制到UCF文件中。
并且ddr2_sdram.v的顶级Verilog文件也会更新。
第三，修复映射过程中遇到的DCI问题。
将DCI_CASCADE添加到UCF文件中。
但是，在上述操作之后，映射过程仍然无法成功完成。
错误是
地点：840 - IO时钟网 “u_ddr2_top / u_mem_if_top / u_phy_top / u_phy_io / delayed_dqs [6]” 不可能被路由到成分 “u_ddr2_top / u_mem_if_top / u_phy_top / u_phy_io / dq_ce [6]”（放置在时钟区域 “CLOCKREGION_X0Y2”）
的，因为它是过于远离源BUFIO “u_ddr2_top / u_mem_if_top / u_phy_top / u_phy_io / gen_dqs [6] .u_iob_dqs / u_bufio_dqs”（放置在时钟区域 “CLOCKREGION_X0Y6”）。
这种情况可能是由用户约束或设计的复杂性引起的。
适当地约束与区域时钟相关的组件可以指导工具找到解决方案。
为了解决这些问题，我在phy_dqs_iob.v中用BUFG替换了BUFIO。
然后PAR可以完成定时错误。
大约有20个设置定时错误。
从时间分析报告来看，净路由延迟约为3.5ns，这与DQS的要求相比更高。
有人请告诉我如何解决问题。
非常感谢！！！