我不是VHDL用户,但我已经看到足够的VHDL代码来询问以下问题。
joelby写道:
要避免错误,请使用r_tick作为时钟使能而不是时钟:
处理(lr_clk)
开始
if(reset ='1')然后
r_reg_r'0');
elsif(r_tick ='1')然后
r_reg_r
万一;
结束过程;
请注意,您可能需要确保r_tick仅在单个lr_clk周期内很高才能实现相同的行为。
我相信(请纠正我,如果我错了)正面触发的D寄存器与同步复位和时钟使能的正确推断如下:
处理(lr_clk)
开始
if(rising_edge(lr_clk))然后
if(reset ='1')然后
r_reg_r'0');
elsif(r_tick ='1')然后
r_reg_r
万一;
万一;
结束过程;
关于joelby写的其他一切,我同意他的分析和建议。
此外,对于用户9758327,请注意,时钟进程不应包括除过程灵敏度列表中的时钟和(如果使用)异步设置/重置之外的任何内容。
- 鲍勃埃尔金德
签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。
阅读手册或用户指南。
你读过手册了吗?
你能找到手册吗?2。
搜索论坛(并搜索网页)以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题,开始新的主题!5。
学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息(请与网页,数据表链接).7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章,那么我一无所获。
在原帖中查看解决方案
我不是VHDL用户,但我已经看到足够的VHDL代码来询问以下问题。
joelby写道:
要避免错误,请使用r_tick作为时钟使能而不是时钟:
处理(lr_clk)
开始
if(reset ='1')然后
r_reg_r'0');
elsif(r_tick ='1')然后
r_reg_r
万一;
结束过程;
请注意,您可能需要确保r_tick仅在单个lr_clk周期内很高才能实现相同的行为。
我相信(请纠正我,如果我错了)正面触发的D寄存器与同步复位和时钟使能的正确推断如下:
处理(lr_clk)
开始
if(rising_edge(lr_clk))然后
if(reset ='1')然后
r_reg_r'0');
elsif(r_tick ='1')然后
r_reg_r
万一;
万一;
结束过程;
关于joelby写的其他一切,我同意他的分析和建议。
此外,对于用户9758327,请注意,时钟进程不应包括除过程灵敏度列表中的时钟和(如果使用)异步设置/重置之外的任何内容。
- 鲍勃埃尔金德
签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。
阅读手册或用户指南。
你读过手册了吗?
你能找到手册吗?2。
搜索论坛(并搜索网页)以寻找类似的主题。
不要在多个论坛上发布相同的问题。
不要在别人的主题上发布新主题或问题,开始新的主题!5。
学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。
提供有用的详细信息(请与网页,数据表链接).7。
您的代码中的评论不需要支付额外费用。
我没有支付论坛帖子的费用。
如果我写一篇好文章,那么我一无所获。
在原帖中查看解决方案
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