我DDR3 IP核设置了两套avalon端口，端口0只写 端口1只读；
我得工作流程是：
端口0写完整一帧数据到DDR3，大约15ms，然端口1开始读这一帧数据大约需要25ms；
但是我的帧周期是35ms，所以也就是说当我第1帧读到20ms时，第二帧的写也已经开始工作，端口0的写和端口1的读有大约5ms的一起工作时间；
但我端口0和端口1发出burst请求 都是严格按照各自的avl_ready为1时才工作，再由ip核为我仲裁；
仿真没有问题，在quartus13.1上最终固件工作也没有问题；
但是升级到quartus18.1后，一模一样的工程，数据从DDR3读出来就出错了，错误点就发生在第一帧读写端口共同工作的那5ms时，而且一旦出错后就再也不能恢复了；
想请教下 这个问题可能原因是哪，DDR3 SDRAM controller Uniphy IP 从13.1升级到18.1后有什么变化吗？
感激不尽~
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