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调试ADF4360-7输出中心频率附近有鉴相频率的杂散
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ADF4360
最近在调试ADF4360-7,利用Altera的CPLD配置其内部寄存器。利用ADIsimPLL做好
电路
设计和
仿真
。参考时钟为25MHz晶振,输出频率为490MHz,r分频为5,n分频为98,预分频P=8/9,B=12,A=2。外部电感为16nH。配置完毕后,锁定指示灯亮,但是输出中心频率附近有鉴相频率的杂散(即周围隔5M出现一个寄生信号),且测试调谐电压Vtune超过最大的2.5V。换过好多环路参数,都是同样的现象。muxout改成R分频输出,示波器探到的频率为5M脉冲,表明程序已经写入。
求大神解答疑惑。
如果可以的话,请前辈们能附上以前可用的verilog程序代码,我现在怀疑是不是我的代码问题。
邮箱:
dingbin89@126.com
。
回帖
(1)
周伟
2018-12-4 09:55:39
您好!
非常抱歉,目前我们没有Verilog的参考代码。
您设置N分频器输出时输出波形是否正常呢?您可以通过N分频输出和频谱仪测量检查是否真正锁定。
确保锁定后,再看杂散的来源。您可以改变鉴相频率看杂散位置是否改变。还有您的杂散幅度是多少?
您好!
非常抱歉,目前我们没有Verilog的参考代码。
您设置N分频器输出时输出波形是否正常呢?您可以通过N分频输出和频谱仪测量检查是否真正锁定。
确保锁定后,再看杂散的来源。您可以改变鉴相频率看杂散位置是否改变。还有您的杂散幅度是多少?
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