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ADF4355，采用100MHz OCXO作为参考，输出2280MHz，鉴相频率100MHz，近端出现70Hz左右（及其倍数）的杂散，抑制度在47dBc左右，CP电流设置0.3mA，调整Bleed Current可优化杂散至51dBc左右。ADIsimfrequencyPlanner也没有这么近的杂散仿真值提供，该杂散从何而来，有何推荐的解决方法？（设置输出为4100MHz则无此杂散）
另外若采用推荐的降低IBS的方法，即改变鉴相频率，用参考时钟+HMC832+ADF4355这种结构，会否对相噪产生较大影响 
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这个应该是delta-sigma调制器导致的。可以验证下用20MHz作PFD，产生2280MHz的输出，让PLL工作在整数模式，这样就不受调制器的影响了。
这个不是整数边界杂散问题，用频率规划的方法规避不了。 100M--〉2280M的配置，整数杂散应该出现在2300M，而不是在offfset很近的地方。 |
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