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其实verilog或者是VHDL的语法都不算难，上手很容易，只是FPGA说白了还是硬件电路，要完成一个好一点的设计必须对硬件电路有一定的基础。我本身也是一个初学者，但是越学起来越发现其中的复杂性。举个简单的例子，时钟的约束，作为初学者可能都是直接上升沿下降沿触发，随意分频，用起来感觉也就那样，逻辑很简单。其实不然，时钟方面我们有很多规范，就比如说“亚稳态”问题，如果在设计时这个问题没有有效的避免，在仿真的时候是看不出来的，但是实际产品运行时时常报错还找不到原因。所以 总的来说，要对硬件电路有一定的基础并且明白在综合时是如何生成电路的，这样才能完成更加完善的设计。
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