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【锆石A4 FPGA试用体验】——小炮与锆石***（12）——基于FPGA的信号存储与回放系统（结项）

2016-10-27 21:23:18 4334

0 时间过得真快，转眼已经两个月的时间过去了，锆石A4开发板的试用也接近了尾声，仿佛一开始收到板子还在昨天，内心的欣喜与愉悦仍然涌上心头，首先还是要非常感谢电子发烧友论坛与锆石科技提供的试用机会，这里衷心的说声感谢。两个月的时间不长也不短，但是自己收获颇丰，通过两个月的学习，自己对FPGA有了全新的认识，从最初自己对fpga粗浅的了解，经过学习，对FPGA有了宏观的认识与把握，同时也进一步学习了FPGA真正强大之处Qsys系统的构建和SOPC系统。但是，我清楚这仍然是一个开始，想学好一门东西，就得投入自己大量的时间与精力去钻研。其他的就不多说了，首先想跟大家解释一下，由于今年参加了电赛，但是自己做的是A题降压型稳压电源，但是看到同学做的位同步时钟提取电路也很有趣，自己也是通信工程的学生，所以在申请的时候就选择了这个项目，但是无奈由于个人的能力问题以及一些资源问题，单用锆石A4开发板还是无法完成赛题的全部部分，只是粗浅的做了m序列发生的部分，具体报告可见上篇。最终，还是选择了做信号存储与回放系统。一、项目综述顾名思义，信号存储与回放，其实就是讲信号采集过来，然后进行存储，再进行对信号的回放，这样的一个系统在信号处理以及通信行业还是有着很广泛的应用。本项目制作了一个信号存储与回放系统，主要对35Hz的单极性正弦波，采样频率4KHz，字长8位，信号存储时间>=4s，回放方式有三种：直通方式、单词回放、循环回放。数据编码采用4位DPCM编码方式。二、方案说明 2.1方案流程框图 2.2方案详解把由ADC得到的数字化波形进行DPCM编码，将8位的数据进行DPCM编码后成4位数据存入存储器中，同时，将数据的第一个数字保存下来用于数据的还原与计算。在输出时就能将存储的4位数据重新解码成波形数据，从而DAC输出波形。三、系统设计 3.1DPCM编码模块模块解析：首先，ADC得到的数据通过延时器dff0延时一个时钟周期产生数据in1，然后通过减法器得到in和in1的差值c，将in、in1和c三值输入到DPCM模块中进行编码 DPCM代码如下： module DPCM(A,B,in,out); input [7:0] A,B,in; output [3:0] out; reg [3:0] out; parameter [1:0] s0=0,s1=1; reg [1:0] state; always@(B) begin:P1 if(A>=B) state<=s0; else state<=s1; end always@(state) begin:P2 case(state) s0: begin out[3]<=1'b0; if(in>7) out[2:0]<=3'b111; else out[2:0]<=in[2:0]; end s1: begin out[3]<=1'b1; if(in<249) out[2:0]<=3'b111; else out[2:0] <= 8 - (in[2:0]); end endcase end endmodule 复制代码 3.2存储第一个数据的模块模块解析：因为要解码，所以需要将数据的第一个值保存下来，以便后面的解码还原 module cun1(en, input1,cun1_out); input en; input [7:0] input1; output [7:0] cun1_out; reg [7:0] cun1_out; always @(posedge en) cun1_out <= input1; endmodule 复制代码 3.3解码器模块模块解析：该模块主要实现解码功能，每个时钟周期RAM读出一个数据与之前的数据相加从而达到解码的目的 module jiema(clk, jiema_in, tmp, jiema_out); input clk; input [3:0] jiema_in; input [7:0] tmp; output [7:0] jiema_out; reg [7:0] jiema_out; wire [7:0] jiema_tmp; assign jiema_tmp = {5'b00000, jiema_in[2:0]}; always @(posedge clk) begin if (jiema_in[3] == 1'b0) jiema_out <= tmp + jiema_tmp; else if (tmp > jiema_tmp) jiema_out <= tmp - jiema_tmp; end endmodule 复制代码 3.4主要控制模块与RAM模块模块解析：该模块主要通过kongzhi模块来控制wr的状态，当aclr有效时，wr为“1”接着根据计数器0输出量控制wr的状态 module zhukong(wr,aclr,k_in); input aclr; input [13:0] k_in; output wr; reg wr; parameter [1:0] s0=0,s1=1; reg [1:0] state; always@(aclr) begin:P1 if(aclr==1) state<=s0; else state<=s1; end always@(state,k_in) begin:P2 case(state) s0: begin wr<=1'b1; end s1: begin if(k_in==16383) wr<=1'b0; end endcase end endmodule 复制代码 3.5回放方式选择模块首先该选择器选择输出是解码的值还是未经存储的值，当set0为高电平时选择未经存储的值，此时为直通方式。接下来该模块进行单次、循环的选择，当set为1时，输出K1_out始终为输入in，持续循环播放，当set=0时，如果前面的计数周期>1，则持续输出低电平，此时为单次输出 module kongzhi1(set, k1_in, k1_num, k1_out); input set; input [7:0] k1_in; input [7:0] k1_num; output [7:0] k1_out; assign k1_out = (set == 1'b1) ? k1_in : (k1_num > 1) ? 8'b00000000 : k1_in; endmodule 复制代码四、顶层实体图五、项目总结本项目最终实现了想要的功能，信号存储与回放，包括直通方式，单次回放，循环回放三种模式。最后还是要由衷的感谢电子发烧友论坛和锆石科技提供的试用机会，以及大家的支持，今后还会争取获得更多的试用机会，能和大家共同交流学习，也会努力做好自己，学好自己想学的东西，谢谢大家。 2
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