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【锆石A4 FPGA试用体验】Qsys（四）Qsys系统添加到Quartus II工程中

2016-10-17 22:05:30 5550

0 上回说到，我们新建了Qsys，可是回到Quartus II中，没有发生什么变化，此次就要将Qsys添加到我们的Quartus II工程中了。首先，新建一个Verilog HDL文件。输入如下代码： module My_Qsys1 ( //输入端口 CLK_50M,RST_N,KEY_PIO, //输出端口 LED_PIO ); //--------------------------------------------------------------------------- //-- 外部端口声明 //--------------------------------------------------------------------------- input CLK_50M; input RST_N; input KEY_PIO; output LED_PIO; //--------------------------------------------------------------------------- //-- 内部端口声明 //--------------------------------------------------------------------------- wire clk_100m; //--------------------------------------------------------------------------- //-- 逻辑功能实现 //--------------------------------------------------------------------------- PLL PLL_Init ( .inclk0 (CLK_50M ), .c0 (clk_100m ) ); //--------------------------------------------------------------------------- My_Nios2 u0 ( .clk_clk (clk_100m), // clk.clk .reset_reset_n (RST_N), // reset.reset_n .pio_key_export (KEY_PIO), // pio_key.export .pio_led_export (LED_PIO) // pio_led.export ); endmodule 复制代码添加一个PLL IP核。开发板晶振是50M，这里更改一下。点击“Next” 取消勾选。到“Output Clocks”页面进行配置。由于我们的Qsys系统设置的是100MHz，这里也要对应。点击“Finish”，勾选上PLL_inst.v 而对于Qsys部分的代码是不用自己手动输入的。在Qsys的配置界面。菜单栏：Qenerate --> HDL Example… 把代码复制，添加到顶层文件更改一下，就可以了。最后，要添加Qsys系统了。菜单栏：Assignment --> Settings 编译时出现如下错误，久久没有解决。 1
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