[资料]

【锆石A4 FPGA试用体验】IP核之FIFO（二）ModelSim仿真

2016-10-11 22:17:54 4983 IP核

0 本帖最后由 jinyi7016 于 2016-10-15 16:29 编辑 FIFO（First Input First Output），即先进先出队列。在超市购物之后会提着我们满满的购物车来到收银台排在结账队伍的最后，眼睁睁地看着前面的客户一个个离开。这就是一种先进先出机制，先排队的客户先行结账离开。 FIFO队列不对报文进行分类，当报文进入接口的速度大于接口能发送的速度时，FIFO按报文到达接口的先后顺序让报文进入队列，同时，FIFO在队列的出口让报文按进队的顺序出队，先进的报文将先出队，后进的报文将后出队。 FIFO队列具有处理简单，开销小的优点。但FIFO不区分报文类型，采用尽力而为的转发模式，使对时间敏感的实时应用（如VoIP）的延迟得不到保证，关键业务的带宽也不能得到保证。 FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集，另一端是计算机的PCI总线，假设其AD采集的速率为16位 100K SPS，那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。另外对于不同宽度的数据接口也可以用FIFO，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的。由于软件用了也有一段时间了，前面的检查ModelSim的路径之类的都可以省略了。直接步骤：在Assignments --> Settings -->EDA Tool Settings中设置仿真软件为ModelSim-Altera ，语言为Verilog HDL。（此工程中，此步可省。）在Processing --> Start -->Start TestBench Template Writer，生成TestBench模板。生成了vt文件打开My_FIFO.vt文件，进行修改，修改。initial以下的代码如下： initial begin CLK_50M = 1'b0; RST_N = 1'b0; #10 RST_N = 1'b1; #1000000 $stop; end always #10000 CLK_50M = ~CLK_50M; 复制代码将vt文件添加到工程中的Simulation配置中。 Assignments-- > Settings --> Simulation 开始仿真：菜单栏：Tools --> Run Simulation Tool-- > RTL Simulation 当wren为高时，FIFO写入的数据为0，1，2，3……同时usedw也更改了，即FIFO中写入了数据。在rden上升沿，变为高电平时，读有效。读取了数据。 0
举报淘帖0 只看该作者相关推荐 • 【锆石A4 FPGA试用体验】锆石A4智能家庭娱乐系统-结项报告 4436 • 【锆石A4 FPGA试用体验】配置一个适合您的开发环境 4174 • 【锆石A4 FPGA试用体验】锆石A4 FPGA弹奏世界名曲 5216 • 【锆石A4 FPGA试用体验】锆石科技-A4 FPGA开发板开箱鉴赏 10982 • 【锆石A4 FPGA试用体验】锆石科技-A4 FPGA开发板开箱鉴赏-您将得到的是一门技术 4600 • 【锆石A4 FPGA申请】锆石 A4 FPGA VR体感势能交互仪 2145 • 【锆石A4 FPGA试用体验】fifo实验（2）-异步fifo 4262 • 【锆石A4 FPGA试用体验】IP核之FIFO（三）SignalTap II仿真 3778 • 【锆石A4 FPGA试用体验】——小炮与锆石A4的故事（7）——软核学习——Qsys入门 4114 • 【锆石A4 FPGA试用体验】触摸按键 4641 1条评论发表评论只看该作者