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这两个警告怎么解决，一下是源程序，我做的是三人表决，程序通过，但是仿真的波形不对啊
Warning: No exact pin location assignment(s) for 4 pins of 4 total pins Info: Pin y not assigned to an exact location on the device Info: Pin a not assigned to an exact location on the device Info: Pin c not assigned to an exact location on the device Info: Pin b not assigned to an exact location on the device Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'. 这两个警告怎么解决，一下是源程序，我做的是三人表决，程序通过，但是仿真的波形不对啊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bjq3 is port (a,b,c:in std_logic; y:out std_logic); end bjq3 ; architecture one of bjq3 is begin y<=(a and b ) or (a and c) or (b and c ); end one; 
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5个回答
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abc和y没有分配管脚
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警告写的很明白 是你的管脚没有分配到位，第二警告是未使用引脚的配置，这些和你的功能仿真都没关系，应该还是你的代码问题，我用的是verilog ，vhdl我看不懂
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你没有分配管脚，应该到Pin Planner里面把你需要的管脚分配了。由于你编译器的默认设置是未分配管脚默认接地，你需要到Assignments->device->device and pins options->unused pins里面选择未使用管脚输入三态。另外未分配管脚不一定影响RTL级仿真的正确性，你的代码本身就存在问题可能性很大，过程没有嵌套在process里，而且没有时钟沿判断，在gate-level仿真里容易出现毛刺
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未分配的管教要设置为三态
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分配下管脚就可以了，你没有分配管脚。
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