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不知道你用的什么语言，拿VHDL写个伪代码
port( clock: in std_logic; out_signal1: out std_logic=:0; --初始两个信号置低 out_signal2: out std_logic:=0); end; architecture XX is signal Delay_Counter: integer rang 1 to 8:=1; --设置一个计数器，用于延时 begin Process(clock) begin if clock'event and clock='0'then --输入时钟下降沿出现时候 Delay_Counter=Delay_Counter+1; --计数器在8个下降沿后记到8 end if; end Process; Process(clock) begin if clock'event and clock='0'then out_signal1<=not out_signal1; end if; end Process; Process(clock) begin if clock'event and clock='0'then if Delay_Counter=8 then out_signal2<=not out_signal2; --计数器记满8时候信号线变化 end if end if; end Process; |
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