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雾盈FPGA笔记之（三十二）六位四则运算计算器（8）算法实现加减乘除

2016-9-1 09:03:33 6343 Verilog

六位四则运算计算器（8）算法实现加减乘除

雾盈 2016-8-31

一、写在前面

今天来讲计算模块，这个模块在我的计算器设计里不是核心项目，只是个计算功能。一般情况下，童鞋写加减乘除运算都使用“+，-，*，/”这几个符号，这样写起来很简便，看起来也很简洁，但是不好的是，综合出乘法器和除法器，FPGA需要消耗很多的硬件资源，这样的设计当然应该尽可能避免的。
所以，我给大家介绍用小小的算法去实现加减乘除。

二、框图

三、加减乘除

加法：
      因为FPGA硬件资源里有加法器，所以我们就直接用加了。

减法：
      我们都知道二进制数的负数就是它的补码，所以A减B就可以写成加法的形式

乘法：

      首先，判断操作数B（乘数）是否为零，不为零才能进行乘法啊= =。
如果不为零，则让操作数（被乘数）A左移，操作数B（乘数）右移。
同时，判断移位后操作数（B）最低位是否为零，当这一位不为零时，则让操作数A自加求和，否则，A、B继续移位，然后再判断。
直到，B 完全移位后得出结果C 。

      除法：

首先，让被除数（A）与除数（B）进行比较，当被除数不小于除数时，才能进行整数除法。
然后，让C自加一，让被除数（A）减除数（B）后赋值给被除数（A）。
直到，被除数小于除数，得出最后结果C 。

计算模块的内容就是这些了。

下面附上源代码：

alu1.zip (1016 Bytes, 下载次数: 67 )

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杨向坤 · 2016-9-1 09:16:23 沙发赞一个

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风会记得一朵花的香_f65 · 2017-6-5 22:34:00 板凳课程设计要做个计算器。。。

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東東咚 · 2017-7-30 20:28:57 4^# 风会记得一朵花的香_f65 发表于 2017-6-5 22:34 课程设计要做个计算器。。。写的好，值得参考

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