[FPGA作品]

例说FPGA连载19：DDR2电路设计

rousong1989

2016-8-12 17:59:50 7262

`例说FPGA连载19：DDR电路设计

配套例程和更多资料下载链接：

http://pan.baidu.com/s/1c0nf6Qc

FPGA通常有专用的接口支持诸如DDR2、DDR3等高速的存储器，因此在对其引脚进行连接时，需要使用FPGA定义好的专用存储器接口总线，不能随心所意的随意连接。Altera公司的FPGA器件，在它们的官方网站上都可以下载到与器件对应的引脚定义文档（通常有excel格式、txt格式或pdf格式），在这些文档中，详细的罗列了哪些引脚可以用于存储器数据总线、地址总线、时钟或控制信号的连接。因此，在着手设计前，一定要先参考并定义好FPGA于存储器间的接口连接。

DDR2芯片的连接电路如图2.27所示。

图2.27 DDR2芯片接口电路

DDR2芯片接口以及PCB layout，通常需要遵循以下的原则。

● 单端信号的电路板阻抗一般控制在50 ohm ± 10%；差分信号的电路板阻抗一般控制在100 ohm ± 10%。

● DQ, DQS, CK/CK#选择VSS作为参考平面；地址、命令、控制信号线选择VDD作为参考平面。

● 双向I/O，如DQ，串行端接电阻放置在走线的中间，用于抑制振铃、过冲和下冲。

● 单向信号，如地址、控制和命令线，串行端接电阻放置在走线的中间或信号的发送端，推荐放在信号的发送端。

● 推荐的线宽为：

信号名	最小线宽	标准线宽
DQ、DQS、地址、控制、命令信号	4mils	6mils
时钟线	4mils	6~10mils

● 推荐的线间距

信号名	最小间距	标准间距	最大间距
DQ和DQ之间	8mils	12mils
DQ和DQS之间	8mils	12mils
DQ和DM之间	8mils	12mils
地址和地址线之间	6mils	12mils
CAS#,RAS#,WE#,CS#,CKE	6mils	15mils
CK和CK#之间	4mils		6mils
CK/CK#与其他信号之间		20mils