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allegropcb

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问答对人有帮助，内容完整，我也想知道答案 0 这个是什么意思？我要怎么解决这个问题？ 0 已退回5积分
2016-8-8 15:47:08　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 2013crazy 该类别下有 11 个回答。邀请回答 bobo 该类别下有 10 个回答。邀请回答 jf_68086148 该类别下有 8 个回答。邀请回答飞飞11111 该类别下有 6 个回答。邀请回答 gvxiaot 该类别下有 5 个回答。邀请回答蜗牛该类别下有 5 个回答。邀请回答 wotan117 该类别下有 5 个回答。邀请回答 xiaoyunvsmm 该类别下有 4 个回答。邀请回答 allegro9527 该类别下有 4 个回答。邀请回答 hyh0512 该类别下有 4 个回答。邀请回答 xudingzi 该类别下有 3 个回答。邀请回答长天一色33 该类别下有 3 个回答。邀请回答 douyin8 该类别下有 3 个回答。邀请回答 492228993 该类别下有 3 个回答。邀请回答杰lovc 该类别下有 3 个回答。邀请回答 simon 该类别下有 3 个回答。邀请回答 andyrobot 该类别下有 3 个回答。邀请回答 530991163 该类别下有 3 个回答。邀请回答 qhg20360 该类别下有 3 个回答。邀请回答逸興遄飛该类别下有 3 个回答。邀请回答举报蜗牛相关推荐 • 请问下pads logic 原理图如何导入allegro PCB？ 6931 • allegro里面设计焊盘的pad_designer没有菜单栏是因为什么？？？ 8073 1个回答

答案对人有帮助，有参考价值 0 检查danging lines、via时出现Report methodology: - Dangling lines have at least one end not connected. - Dangling vias have one or no connection - Plus are not a test, thieving or netshort property via. - Antenna vias do not have connections on their start and end layers. - Plus they are not a thieving vias. - Optionally, VOLTAGE nets, testvias and through vias can be suppressed with the environment variable report_antennavia. - Section may be suppressed by variable report_noantennavia. - Not part of the current partition. - To suppress items in dangle report add the OK_DANGLE property to the via or connect line. 该怎么解决这个问题？

2016-8-8 15:48:50 评论举报蜗牛