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最近分别用原理图形式和代码形式设计了一个串口发送的顶层文件,结果原理图设计的顶层文件用modelsim仿真时出错,但是运行没问题;用代码设计的顶层文件利用modelsim仿真正常,但是运行时上位机会接收到错误数据,暂定一下再接收就对了,再暂定后接收数据又不对了。表示相当郁闷。。。
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6个回答
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用的VHDL语言
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不要再用原理图设计了。
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仿真的话是有影响,得把原理图转成代码格式才行。不过你第2种情况肯定是代码或仿真有问题,用代码设计+仿真是正常的开发流程,如果实际上板有问题,需要重新检查你的代码和仿真。不要被第1种情况干扰,那可能是侥幸情况。
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wangcheng3052 发表于 2016-8-3 19:42 看来以后得习惯代码风格了 |
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