请教大家一个高速DDR设计减少信号时延的问题

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问答对人有帮助，内容完整，我也想知道答案 0 FPGA出来的信号到DDR3有800M的速度，对信号的相位偏移要求很高。请问在做Layout设计时，有没有固定的模式（设计方法、参数）可以保证DDR3信号的相位偏移在时间t内。比如要求走线平行，宽度固定为20mil，线长为2000mil（此处参数均随手写的）...是否就可以保证CLK 与 DATA 的相位延迟在0.5ns内。我个人感觉好像不太可能，请知道的大神帮忙解答一下，谢谢！另外，这种时延可以通过什么方式仿真出结果吗？ 0 已退回5积分
2016-6-14 12:31:37　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × jkb92 该类别下有 2 个回答。邀请回答韩韩该类别下有 1 个回答。邀请回答 hxing 该类别下有 1 个回答。邀请回答暗香_lv 该类别下有 1 个回答。邀请回答焚心劫该类别下有 1 个回答。邀请回答手扒鸡该类别下有 1 个回答。邀请回答陈祖稳该类别下有 1 个回答。邀请回答 a1554606511 该类别下有 1 个回答。邀请回答 dplion 该类别下有 1 个回答。邀请回答 hms 该类别下有 1 个回答。邀请回答霍宁初心该类别下有 1 个回答。邀请回答陈星该类别下有 1 个回答。邀请回答一进制该类别下有 1 个回答。邀请回答 sheldor0321 该类别下有 1 个回答。邀请回答 yuxiangbo 该类别下有 1 个回答。邀请回答 a164409980 该类别下有 1 个回答。邀请回答举报吕润相关推荐 • 请教下，高速信号线等长布线过孔遇到连接器后的问题 4956 • 如何用中档FPGA实现高速DDR3存储器控制器？ 2954 • 做逆变器闭环控制时，采样信号滤波带来较大时延怎么克服？ 3683 • 开发FPGA Kintex-7板子的PCIe与DDR模块高速通信，应该准备些什么？ 3381 • DDR2高速读写控制 3410 • 请问高速脉冲信号如何读取？ 204 • DDR SDRAM 类高速器件布线规则 3254 • 请问在使用宽带放大器放大时如何减少放大信号的反向过冲？ 3268 • DDR3仿真，读数据时候，只有readdatavalid信号，没有readdata，请教大神 5535 • 如何降低LTE系统时延及空口时延？ 1200 1个回答

答案对人有帮助，有参考价值 0 针对上述问题，今天在PADS里面找了一下，发现右键某一网络选择特性，延迟时间软件已给出。另外，PADS Layout中有验证设计功能，其中有一项高速验证，可以添加需要验证的网络，并设置网络的最大延迟时间，最大线长，电容阻抗等参数，设置好这些参数后进行验证，若布线违反以上某一或某几规则，则报错。

2016-6-14 17:11:00 评论举报吕润