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基于Altera FPGA的IP碎片重组模块实现 Implementation of an FPGA-Based IP Reassembly Module 分片报文到达后,主控模块(图1)通过IP报文的偏移量及长度,与洞描述符表项相比较,确定是否需要读写控制模块连接新的内存块,如是,需要连接多少个内存块。当主控模块发现有异常的报文出现,如分片报文的长度过短(小于576字节),或者出现报文覆盖等情况,则向控制通路发出警报消息。 [此贴子已经被admin于2008-10-7 11:41:34编辑过]
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求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
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