完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
扫一扫,分享给好友
//分频单元
module clock_divder( input sys_rstn, input clk_50M , output reg clk_50Hz ); reg [31:0] cnt; always @(posedge clk_50M or negedge sys_rstn) if (!sys_rstn) cnt <= 32'd0; else if (cnt >= 32'd5)//(cnt >= 32'd499999) cnt <= 32'd0; else cnt <= cnt + 1'b1; always @(posedge clk_50M or negedge sys_rstn) if (!sys_rstn) clk_50Hz <= 1'b0; else if (cnt >= 32'd5)//(cnt >= 32'd499999) clk_50Hz <= ~clk_50Hz; endmodule |
|
相关推荐
2个回答
|
|
请问你说的是什么意思
|
|
|
|
分频50HZ还是太快了,人眼肯定分辨不出来,频率再低点试试。比如10HZ,5HZ
|
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
397 浏览 0 评论
求FPGA 驱动控制ltc2271 或者 ltc2180 或者 ltc2190或者 ltc2202 的代码
1703 浏览 0 评论
469 浏览 0 评论
求助:遇见诡异问题,FPGA模块A输出端口连接模块B输入后,模块A不能正常工作的
1824 浏览 1 评论
518 浏览 0 评论
4579 浏览 102 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-28 21:23 , Processed in 0.671376 second(s), Total 74, Slave 57 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191