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基于FPGA的时钟

2016-1-22 14:09:25 2305

0 //基本D触发器 moduleD_EF(Q,D,CLK) input D,CLK; output Q; regQ; //在always语句中被赋值的信号要声明为reg类型寄存器定义 always @ (posedgeCLK) //上升沿，下降沿用negedge表示，^_^ 需要记忆 begin Q <= D; end endmodule //带异步清0、异步置1的D触发器 module D_EF(q,qn,d,clk,set,reset) inputd,clk,set,reset; output q,qn; reg q,qn;//寄存器定义 always @ (posedgeclk or negedge set or negedge reset) begin if(!reset) begin q<=0;qn<=1;end//异步清0，低有效 else if(!set) begin q<=1;qn<=1;end //异步置1，低有效 else begin q<=~d;qn<=~d;end end endmodule //带同步清0、同步置1的D触发器 moduleD_EF(q,qn,d,clk,set,reset) inputd,clk,set,reset; output q,qn; reg q,qn; always @ (posedgeclk) begin if(reset) begin q<=0;qn<=1;end//同步清0，高有效 else if(set) begin q<=1;qn<=1;end //同步置1，高有效 else begin q<=~d;qn<=~d;end end endmodule // SkySeraph 2010-09-24 HQU XiaMen China 0
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