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本帖最后由 小梅哥 于 2016-1-13 13:25 编辑
Error: (vsim-3170) Could not find'……simulati on/modelsim/rtl_work.HEX4_tb'.
Error loading design
问题原因
testbench文件名与其中module 后紧跟的名称不匹配,如下图文件名为HEX4_tb,而实际文件中的module名为HEX_tb:
而在设置testbench链接设置时,却将Testbench name和Top level module in test bench的名字都设置为了HEX4_tb,导致modelsim仿真 时无法找到时找toplevel (HEX4_tb),因为testbench中命名的是HEX_tb,而通过脚本告诉modelsim的时候却是告诉的HEX4_tb,当然找不到。
解决方法
方法1 :
将Testbench中的module名改为HEX4_tb,仿真即可通过,如下图所示:
方法2: 在quartus 的testbench设置部分将Toplevel module in test bench部分设置为testbench中命名的名字,即不更改testbench中的module名字,让其依旧保持为HEX_tb,而在设置部分如下设置:
然后运行仿真,也可以正常进行仿真。如下图:
如有更多问题,欢迎加入芯航线FPGA 技术支持群:472607506
小梅哥
2016年1月13日星期三
芯航线电子 工作室
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好东西,小梅哥辛苦了,整理出来这些东西,顶贴以示支持
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shou jiao le . xinku louzhu .thx
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