[size=1.6em] 搞不太清楚应该在论坛的哪个板块发帖，平时用的达芬奇系列芯片集成了DSP核和ARM核，专注于视频处理。强烈建议专门开辟一个视频处理相关板块！之前一直在用ti的DM6467，做视频的可以一起讨论，目前TI已经出到DM8168了，性能强大的很。跟大家一起分享：DM8168特性
Cortex-A8 RISC 处理器 高达 1.35GHz C674x 超长命令字 (VLIW) 数字信号处理器 (DSP)高达 1.125GHz高达 9000 每秒处理百万条指令 (MIPS) 和 6750 每秒百万个浮点运算 (MFLOPS)与 C67x+™ 和 C64x+
ARM Cortex™-A8 内核- ARMv7 架构 顺序、双发射、超标量体系结构处理器内核 NEON 多介质架构
- 支持整数和浮点（符合 VFPv3-IEEE754 标准）Jazelle 运行时间编译器目标 (RCT) 执行环境
ARM[size=0.7em]® Cortex™-A8 存储器架构- 32K 字节指令和数据高速缓存
- 256K 字节 L2 高速缓存
- 64K 字节 RAM，48K 字节启动 ROM
TMS320C674x 浮点 VLIW DSP- 64 个通用寄存器（32 位）
- 六个 ALU（32 位和 40 位）功能单元 支持 32 位整数，SP（IEEE 单精度，32位）和 DP（IEEE 双精度，64位）浮点 每时钟周期支持高达 4个单精度 (SP) 加法和每 2 个时钟周期支持高达 4 个双精度 (DP) 加法 每周期支持多达 2 个浮点（SP 或者 DP）近似倒数或者平方根运算
- 2 个乘法功能单元 混合精度 IEEE 浮点乘法支持高达： 每时钟 2 SP x SP → SP 每 2 个时钟 2 SP x SP → DP 每 3 个时钟 2 SP x DP → DP 每 4 个时钟 2 DP x DP → DP 定点乘法支持 2 个 32 x 32 位乘法，4 个包括复数乘法的 16 x 16 位乘法，或者 8 个 8 x 8 位乘法
C674x 2 级存储器架构- 32K 字节一级程序 (L1P) 和一级数据 (L1D) RAM 和高速缓存
- 256K 字节 L2 统一映射 RAM 和高速缓存
系统内存管理单元（系统 MMU）- 将 C674x DSP 和 EMDA 任务控制块 (TCB) 内存存取映射到系统地址
512k 字节片上内存控制器 (OCMC) RAM介质控制器多达 3 个可编程高清视频图像协处理 (HDVICP2) 引擎- 编码、解码、转码操作
- H.264，MPEG2，VC1，MPEG4 SP 和 ASP
SGX530 3D 图形引擎（只在 DM8168 和 DM8166 器件上提供）- 每秒提供多达 30 MTriangle
- 通用型可扩缩渲染引擎
- Direct3D 移动， OpenGL ES 1.1 和 2.0， OpenVG 1.1, OpenMax API 支持
- 高级几何 DMA 驱动型操作
- 可编程 HQ 图像抗混叠处理
字节序HD 视频处理子系统 (HDVPSS)- 2 个 165MHz HD 视频捕捉通道 1 个 16 位或 24 位和 1 个 16 位通道 每个通道可被分成双 8 位捕捉通道
- 2 个 165MHz HD 视频显示通道 一个 16 位，24 位，30 位 通道和一个 16 位通道
- 同步安全数码卡 (SD) 和 HD 模拟输出
- 具有物理层 (PHY)（具有高达 165MHz 像素时钟的 HDCP）的数字高清数字多媒体接口 (HDMI) 1.3 发射器
- 三个图形层
双 32 位 DDR2 和 DDR3 SDRAM 接口- 支持高达 DDR2-800 和 DR3-1600 的内存
- 总共最多 8 个 x8 器件
- 2GB 总地址空间
- 动态内存管理器 (DMM) 可编程多区域内存映射和交错 实现了高效 2D 成组存取 支持 0°，90°，180°，或者 270° 取向的平铺对象和镜像 优化了交错存取
1 个 PCI Express 具有集成 PHY 的 (PCIe[size=0.7em]®) 2.0 端口- 具有 1 条或者 2 条 5.0GT/s 线道的单一端口
- 可配置为根联合体或者端点
具有集成 PHY 的 穿行 ATA (SATA) 3.0 Gbps 控制器- 至 2 个硬盘驱动的直接接口
- 来自多达 32 个入口的硬件辅助本机命令队列 (NCQ)
- 支持端口乘法器和基于命令的交换
两个 10Mbps，100Mbps 和 1000Mbps 以太网 MAC (EMAC)- 与 IEEE 802.3 标准兼容（只适用于 3.3V IO）
- MII 和 GMII 媒介独立接口
- 管理数据 IO (MDIO) 模块
具有集成型 PHY 的双 USB 2.0 端口- USB 2.0 高度和全速客户端
- USB 2.0 高速、全速和低速主机
- 支持端点 0-15
通用内存控制器 (GPMC)- 8 位和 16 位复用地址和数据总线
- 多达 6 种芯片选择（每个芯片选择引脚具有高达 256M 字节的地址空间）
- 到 NOR 闪存、NAND 闪存（具有 BCH 和汉明错误码检测功能）、SRAM 和 伪 SRAM 的无缝接口
- 位于 GPMC 外部的错误定位器模块 (ELM) 负责提供用于 NAND 的高达 16 位和 512 字节的硬件 ECC
- 针对到 FPAG，CPLD，ASIC 等接口的灵活异步协议控制
增强型直接内存存取 (EDMA)控制器- 4 个传输控制器
- 64 个独立的 DMA 通道和 8 个 QDMA 通道
7 个32 位通用定时器1 个系统安全装置定时器3 个可配置的 UART，IrDA 和 CIR 模块- 具有调制解调器 (Modem) 控制信号的 UART0
- 支持高达 3.6864Mbps 的 UART
- SIR，MIR，FIR (4.0 MBAUD)，和 CIR
1 个具有 4 种芯片选择的 40MHz 串行外设接口 (SPI)SD 和 SDIO 串行接口（1 位和 4 位）双集成电路间（I[size=0.7em]2C 总线) 端口3 个多通道音频串口- 一个六串化器发送和接收端口
- 2 个双串化器发送和接收端口
- 针对 SDIF 和 PDIF 的 DIT 功能（所有端口）
多通道缓冲串行端口 (McBSP)- 发送和接收时钟高达 48MHz
- 2 个时钟区和 2 个串行数据引脚
- 支持时分复用 (TDM)，I2S，和相似格式
实时时钟 (RTC)多达 64 个通用 IO (GPIO) 引脚片上 ARM[size=0.7em]® ROM 引导加载程序 (RBL)电源、复位、和时钟管理- SmartReflex 技术（二级）
- 7 个独立内核电源域
- 针对子系统和外设的时钟启用和禁用控制
可兼容 IEEE-1149.1 (JTAG) 和 IEEE-1149.7 (cJTAG)1031 引脚无铅型 BGA 封装 （CYG 后缀），0.65mm 焊球间距Via Channell™ 技术使得能够采用 0.8mm 设计规则40nm CMOS 工艺技术3.3V 单端 LVCMOS I/O（除了 1.5V 上的 DDR3，1.8V 上的 DDR2，1.8V 上的 DEV_CLKIN）
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