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module Verilog1(clk,rst,en,dout);
input clk,en,rst; output [31:0] dout; reg [31:0] Q1; assign dout=Q1; always @(posedge clk or negedge rst) begin if(!rst) Q1<=0; else if(en) begin if(Q1==32`h0ffffffff)Q1<=32`h00000000; else Q1<=Q1+1;end else Q1<=Q1; end endmodule |
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5个回答
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是不是这个判断语句问题? if(Q1==32`h0ffffffff),好像多个0
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把 else Q1 <= Q1;这句去掉就可以了
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把else语句去掉就OK了
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其实异步复位是个很严重问题,建议改成同步
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