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VHDL syntax error at MUX81a.vhd(1) near text "module"; expecting "entity", or "architecture", or "use", or "library", or "package", or "configuration"程序如下求解决谢谢大家了
module one(a,sl,b,out); input a,b,sl; output out; reg out; always @ (a or b or sl) if(!sl) out=a; else out=b; endmodule 
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3个回答
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VHDL的文件 却写成了Verilog的格式
最佳答案
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2015-7-21 15:04:20
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