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FPGA实战演练逻辑篇44：双向管脚的控制代码

rousong1989

2015-7-1 10:32:49 4701

双向管脚的控制代码

本文节选自特权同学的图书《FPGA设计实战演练（逻辑篇）》

配套例程下载链接：http://pan.baidu.com/s/1pJ5bCtt

对于单向的管脚，输入信号或者输出信号，他们的控制比较简单，不需要太复杂的控制，输入信号可以直接用在各类等式的右边用于作为赋值的一个因子；而输出信号则通常在等式的左边被赋值。那么，既可以作为输入信号又可以作为输出信号的双向信号又是如何进行控制的呢？如果直接的和单向控制一样即做输入又做输出，势必会使信号的赋值发生紊乱。列举一个简单的冲突，就是当输入0而输出1时到底这个信号是什么值？而我们如何控制才能够避免这类我们不期望的赋值情况发生？我们可以先看看表5.1所列出的I/O驱动真值表。（特权同学，版权所有）

表5.1 I/O驱动真值表

驱动源	0	1	x	Z
0	0	X	X	0
1	X	1	X	1
X	X	X	X	X
Z	0	1	X	Z

在这个表里，我们发现当高祖态Z和0或1值同时出现时，总能保持0或1的原状态不变。我们在设计双向管脚的逻辑时正要利用这个特性，管脚在做输入时，让输出值取Z状态，那么读取的输入值就完全取决于实际的输入管脚状态，而与输出值无关；管脚在做输出时，则只要保证与器件管脚连接的信号也是处于类似的Z状态便可以正常输出我们的信号值。当然了，外部的状态是用对应芯片或外设的时序来保证的，我们在FPGA器件内部不直接可控，但我们还是可以把握好FPGA内部的输入、输出状态，保证不出现冲突情况。（特权同学，版权所有）