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各位大神: 异步FIFO的空 满信号为什么都是高?
描述如下: always @(posedge DFIFO_clk or negedge rst_n ) begin if(!rst_n) begin WRITE_req <= 1'd0; end else if((DFIFO_count == 20'd1) && (rdempty) && (!READ_req)) //等到计数值 = 1 ; 内存为空 ; 读请求消失后才进行写入操作 begin WRITE_req <= 1'd1; end else if(wrfull) begin WRITE_req <= 1'd0; end end DFIFO DFIFO_inst ( .data ( data_in ), .rdclk ( READ_clk ), .rdreq ( READ_req ), .wrclk ( DFIFO_clk ), .wrreq ( WRITE_req ), .q ( data_out ), .rdempty ( rdempty ), .wrfull ( wrfull ) ); |
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5个回答
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帮顶啊。。。。。。。。。。。。。。。。。。
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FIFO的rst信号你没有接,最好接出来。
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仔细看看FIFO的时序图,好好分析下,应该能整明白的
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自己顶,苦恼一个多月了已经。。。。empty 、wrfull信号一直高啊,但拔出empty信号强迫下位机读,wrfull信号会低,怎么回事啊?
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我也不太理解,有会的同仁请帮忙指点一下!
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